intel Triple-Speed Ethernet Agilex FPGA IP Design Example
Panduan Mula Pantas
IP Triple-Speed Ethernet Intel® FPGA untuk Intel Agilex™ menyediakan keupayaan menjana reka bentuk bekasamples untuk konfigurasi terpilih, yang membolehkan anda:
- Susun reka bentuk untuk mendapatkan anggaran penggunaan dan masa kawasan IP.
- Simulasi reka bentuk untuk mengesahkan kefungsian IP melalui simulasi.
- Uji reka bentuk pada perkakasan menggunakan Kit Pembangunan Intel Agilex I-Series Transceiver-SoC.
- Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk dalam perkakasan.
Nota: Sokongan perkakasan pada masa ini tidak tersedia dalam Perisian Intel Quartus® Prime Pro Edition versi 22.3.
Pembangunan Stages untuk Reka Bentuk Example
Nota: Dalam Perisian Intel Quartus Prime Pro Edition versi 22.3, tampalan diperlukan untuk mengelakkan kegagalan simulasi pada bekas reka bentukample. Untuk maklumat lanjut, rujuk pautan KDB: Mengapa simulasi gagal untuk Triple-Speed Ethernet Intel FPGA IP Multiport Design Example?.
Maklumat Berkaitan
Mengapakah simulasi gagal untuk Triple-Speed Ethernet Intel® FPGA IP Multiport Design Example?.
Struktur Direktori
Reka bentuk IP Intel FPGA Ethernet Tiga Kelajuan example file direktori mengandungi yang dijana berikut files untuk 10/100/1000 Multiport Ethernet MAC Design Example dengan 1000BASE-X/SGMII PCS dan PMA Terbenam
- Konfigurasi perkakasan dan ujian files (reka bentuk perkakasan example) terletak diample_dir>/perkakasan_test_design.
- simulasi files (testbench untuk simulasi sahaja) terletak diample_dir>/example_testbench.
- Reka bentuk kompilasi sahaja example terletak diample_dir>/ reka bentuk_ujian_kompilasi.
- Ujian kompilasi dan reka bentuk ujian perkakasan digunakan files masukample_dir>/ex_tse/common.
Struktur Direktori untuk Reka Bentuk Cthample
Jadual 1. Triple-Speed Ethernet Intel FPGA IP Testbench File Penerangan
| Direktori/File | Penerangan |
| Testbench dan Simulasi Files | |
| <design_example_dir>/example_testbench/ basic_avl_tb_top_mac_pcs.sv | Meja ujian peringkat atas file. Meja ujian membuat seketika DUT dan menjalankan tugas Verilog HDL untuk menjana dan menerima paket. |
| Skrip Testbench | |
| <design_example_dir>/example_testbench/ run_vsim_mac_pcs.sh | Skrip ModelSim untuk menjalankan testbench. |
| bersambung… | |
| Direktori/File | Penerangan |
| <design_example_dir>/example_testbench/ run_vcs_mac_pcs.sh | Skrip VCS Synopsys* untuk menjalankan testbench. |
| <design_example_dir>/example_testbench/ run_vcsmx_mac_pcs.sh | Skrip Synopsys VCS MX (digabungkan Verilog HDL dan System Verilog dengan VHDL) untuk menjalankan testbench |
| <design_example_dir>/example_testbench/ run_xcelium_mac_pcs.sh | Skrip Xcelium* untuk menjalankan testbench. |
Jadual 2. Reka Bentuk Perkakasan IP Intel FPGA Intel Tiga Kelajuan Cthample File Penerangan
| Direktori/File | Penerangan |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.qpf | Projek Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.qsf | Tetapan projek Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.sdc | Kekangan Reka Bentuk Synopsys files. Anda boleh menyalin dan mengubah suai ini files untuk reka bentuk Intel Stratix® 10 anda sendiri. |
| <design_example_dir>/hardware_test_design/ altera_eth_tse_hw.v | Reka bentuk Verilog HDL peringkat atas example file. |
| <design_example_dir>/perkakasan_test_design/ biasa/ | Reka bentuk perkakasan example sokongan files. |
Menjana Reka Bentuk Cthample
Prosedur untuk Menghasilkan Reka Bentuk Cthample
ExampTab Reka Bentuk dalam Editor Parameter IP Intel FPGA Ethernet Tiga Kelajuan
Ikuti langkah ini untuk menjana reka bentuk perkakasan cthample dan testbench:
- Dalam perisian Intel Quartus Prime Pro Edition, klik File ➤ Wizard Projek Baharu untuk mencipta projek Quartus Prime baharu, atau File ➤ Open Project untuk membuka projek Quartus Prime sedia ada. Wizard menggesa anda untuk menentukan peranti.
- Pilih keluarga peranti Intel Agilex dan pilih peranti yang mempunyai LVDS.
- Klik Selesai untuk menutup wizard.
- Dalam Katalog IP, cari dan pilih Interface Protocol ➤ Ethernet ➤ 1G Multirate
- Ethernet ➤ Ethernet Tiga Kelajuan Intel FPGA IP. Tetingkap Variasi IP Baharu muncul.
- Tentukan nama peringkat teratas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .ip.
- Klik OK. Editor parameter muncul.
- Untuk menjana reka bentuk example, pilih bekas reka bentukample pratetap daripada perpustakaan Pratetap dan klik Guna. Apabila anda memilih reka bentuk, sistem secara automatik mengisi parameter IP untuk reka bentuk. Editor parameter secara automatik menetapkan parameter yang diperlukan untuk menjana reka bentuk example. Jangan ubah parameter pratetap dalam tab IP.
- Untuk Cthample Reka bentuk Files, pilih pilihan Simulasi untuk menjana ujian, atau pilihan Sintesis untuk menjana reka bentuk perkakasan example.
- Nota: Anda mesti memilih sekurang-kurangnya satu daripada pilihan untuk menjana bekas reka bentukample.
- Pada Examptab Reka Bentuk, di bawah Format HDL Dijana, pilih Verilog HDL atau VHDL.
- Di bawah Kit Pembangunan Sasaran, pilih Kit Pembangunan Transceiver-SoC Agilex I-Series (AGIB027R31B1E2VR0) atau pilih Tiada
- Klik ExampReka Bentuk: “cthampbutang le_design”. Pilihan Examptetingkap Direktori Reka Bentuk muncul.
- Jika anda ingin mengubah suai reka bentuk examplaluan direktori atau nama daripada lalai yang dipaparkan (eth_tse_0_example_design), semak imbas ke laluan baharu dan taip ex reka bentuk baharuampnama direktori (ample_dir>).
- Klik OK.
Reka Bentuk Cthample Parameter
Parameter dalam Cthample Tab Reka Bentuk
| Parameter | Penerangan |
| Pilih Reka Bentuk | Tersedia exampreka bentuk untuk tetapan parameter IP. |
| Example Reka bentuk Files | The files untuk menjana untuk fasa pembangunan yang berbeza.
• Simulasi—menjana yang diperlukan files untuk meniru bekasampreka bentuk. • Sintesis—menghasilkan sintesis files. Gunakan ini files untuk menyusun reka bentuk dalam perisian Intel Quartus Prime Pro Edition untuk ujian perkakasan dan melakukan analisis pemasaan statik. |
| Menjana File Format | Format RTL files untuk simulasi—Verilog atau VHDL. |
| Pilih Papan | Perkakasan yang disokong untuk pelaksanaan reka bentuk. Apabila anda memilih papan pembangunan Intel FPGA, Peranti Sasaran adalah yang sepadan dengan peranti pada Kit Pembangunan.
Jika menu ini tidak tersedia, tiada papan yang disokong untuk pilihan yang anda pilih. Kit Pembangunan Agilex I-Series Transceiver-SoC: Pilihan ini membolehkan anda menguji reka bentuk examppada kit pembangunan IP FPGA Intel yang dipilih. Pilihan ini secara automatik memilih Peranti Sasaran untuk memadankan peranti pada kit pembangunan IP FPGA Intel. Jika semakan papan anda mempunyai gred peranti yang berbeza, anda boleh menukar peranti sasaran. tiada: Pilihan ini tidak termasuk aspek perkakasan untuk reka bentuk cthample. |
Mensimulasikan Triple-Speed Ethernet Intel FPGA IP Design Example Testbench
Prosedur untuk Mensimulasikan Cthample Testbench
Ikuti langkah ini untuk mensimulasikan testbench:
- Tukar kepada direktori simulasi testbenchample_dir>/ example_testbench.
- Jalankan skrip simulasi untuk simulator yang disokong pilihan anda. Skrip menyusun dan menjalankan testbench dalam simulator. Rujuk jadual Langkah-langkah untuk Mensimulasikan Testbench.
Langkah-langkah untuk Mensimulasikan Testbench
| Simulator | Arahan |
| ModelSim* | Dalam baris arahan, taip vsim -do run_vsim_mac_pcs.do. Jika anda lebih suka mensimulasikan tanpa memunculkan GUI ModelSim, taip vsim -c -do run_vsim_mac_pcs.do. |
| Synopsys VCS*/ VCS MX | Dalam baris arahan, taip sh run_vcs_mac_pcs.sh atau sh run_vcsmx_mac_pcs.sh. |
| Xcelium | Dalam baris arahan, taip sh run_xcelium_mac_pcs.sh. |
- Menganalisis keputusan. Testbench yang berjaya menghantar sepuluh paket, menerima bilangan paket yang sama, dan memaparkan mesej berikut
Menyusun dan Mengkonfigurasi Reka Bentuk Cthample dalam Perkakasan
Untuk menyusun reka bentuk perkakasan cthample dan konfigurasikannya pada peranti Intel Agilex anda, ikut langkah berikut:
- Pastikan reka bentuk perkakasan cthampgenerasi le sudah lengkap.
- Dalam perisian Intel Quartus Prime Pro Edition, buka projek Intel Quartus Primeample_dir>/hardware_test_design/ altera_eth_tse_hw.qpf.
- Pada menu Pemprosesan, klik Mulakan Penyusunan.
- Selepas kompilasi berjaya, a.sof file terdapat dalamample_dir>/hardwarde_test_design direktori
10/100/1000 Reka Bentuk MAC Ethernet Multiport Cthample dengan 1000BASE-X/SGMII PCS dan PMA Terbenam
Reka bentuk ini example menunjukkan penyelesaian Ethernet untuk peranti Intel Agilex menggunakan IP Ethernet Triple-Speed. Anda boleh menjana reka bentuk daripada Examptab Reka bentuk editor parameter IP Ethernet Tiga Kelajuan. Untuk menjana reka bentuk exampOleh itu, anda mesti terlebih dahulu menetapkan nilai parameter untuk variasi IP yang anda ingin hasilkan dalam produk akhir anda. Menghasilkan reka bentuk example mencipta salinan IP. Reka bentuk meja ujian dan perkakasan exampgunakan salinan IP sebagai peranti dalam ujian (DUT). Jika anda tidak menetapkan nilai parameter untuk DUT agar sepadan dengan nilai parameter dalam produk akhir anda, reka bentuk exampyang anda jana tidak menggunakan variasi IP yang anda maksudkan.
Ciri-ciri
- Menghasilkan reka bentuk example untuk Triple-Speed Ethernet Multiport Ethernet MAC tanpa FIFO Dalaman dan PCS dengan LVDS I/O menggunakan FIFO kongsi berbilang saluran.
- Menjana trafik di laluan penghantaran dan mengesahkan data yang diterima melalui gelung balik luaran LVDS I/O transceiver.
- Mod gelung balik luaran bersiri Tx dan RX melalui LVDS I/O.
- Menyokong hanya gelung balik luaran.
- Menyokong hanya empat port.
Keperluan Perkakasan dan Perisian
- Intel menggunakan perkakasan dan perisian berikut untuk menguji reka bentuk example dalam sistem Linux:
- Perisian Intel Quartus Prime Pro Edition
- Simulator ModelSim, VCS, VCS MX dan Xcelium
Penerangan Fungsian
Komponen Reka Bentuk
| Komponen | Penerangan |
| IP Intel FPGA Ethernet Tiga Kelajuan | IP FPGA Intel Intel FPGA Ethernet Kelajuan Tiga (altera_eth_tse) digunakan dengan konfigurasi berikut:
• Konfigurasi Teras: — Variasi Teras: 10/100/1000Mb Ethernet MAC dengan 1000BASE-X/SGMII PCS — Gunakan FIFO dalaman: Tidak terpilih — Bilangan port: 4 — Jenis pemancar: LVDS I/O • Pilihan MAC: — Dayakan sokongan separuh dupleks MAC 10/100: Dipilih — Dayakan gelung balik setempat pada MII/GMII: Dipilih — Dayakan alamat unicast MAC tambahan: Tidak terpilih — Sertakan kaunter statistik: Dipilih — Dayakan pembilang bait statistik 64-bit: Tidak terpilih — Sertakan jadual hash multicast: Tidak terpilih — Jajarkan pengepala paket ke sempadan 32-bit: Tidak terpilih — Dayakan kawalan aliran dupleks penuh: Dipilih — Dayakan pengesanan VLAN: Tidak terpilih — Dayakan pengesanan paket ajaib: Dipilih — Sertakan modul MDIO (MDC/MDIO): Dipilih — Pembahagi jam hos: 50 • Masaamp Pilihan: — Dayakan masaamping: Tidak terpilih • Pilihan PCS/Transceiver: — Dayakan jambatan SGMII: Dipilih |
| Logik Pelanggan | Menjana dan memantau paket yang dihantar atau diterima melalui IP. |
| Pengawal Trafik Ethernet | Dikawal melalui antara muka dipetakan memori Avalon®. |
| JTAG ke antara muka yang dipetakan memori Avalon Penyahkod Alamat | Tukarkan JTAG Isyarat untuk antara muka dipetakan memori Avalon. |
Jam dan Tetapkan Semula Isyarat
| isyarat | Arah | Lebar | Penerangan |
| ref_clk | Input | 1 | Jam rujukan akses daftar pemacu dan jam antara muka status MAC FIFO. Tetapkan jam kepada 100 MHz. |
| iopll_refclk | Input | 1 | Jam rujukan 125 MHz untuk antara muka LVDS I/O bersiri 1.25 Gbps. |
Simulasi
Kes ujian simulasi melakukan langkah berikut:
- Memulakan reka bentuk bekasample dengan kelajuan operasi 1G.
- Mengkonfigurasikan daftar MAC Ethernet Kelajuan Tiga dan PCS.
- Menunggu sehingga penegasan isyarat sah ukuran.
- Menghantar paket bukan PTP ke port 0.
- MAC RX port 0 menghantar paket yang diterima ke MAC TX port 1.
Testbench
Gambarajah Blok Reka Bentuk Cthample Multiport 10/100/1000Mb Ethernet MAC dengan 1000BASE-X/SGMII PCS dengan LVDS I/O Simulation Testbench
Keputusan Ujian Simulasi Simulator VCS
Sejarah Semakan Dokumen untuk Triple-Speed Ethernet Intel FPGA IP Intel Agilex Design Example Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2022.12.09 | 22.3 | 21.1.0 | Keluaran awal. |
Dokumen / Sumber
 |
intel Triple-Speed Ethernet Agilex FPGA IP Design Example [pdf] Panduan Pengguna Reka Bentuk IP Agilex FPGA Ethernet Tiga Kelajuan Example, Triple-Speed, Ethernet Agilex FPGA IP Design Example, Reka Bentuk IP Cthample |
