F-Tile Interlaken Intel FPGA IP Design Example

Panduan Mula Pantas

Teras IP F-Tile Interlaken Intel® FPGA menyediakan meja ujian simulasi. Reka bentuk perkakasan exampyang menyokong kompilasi dan ujian perkakasan akan tersedia dalam perisian Intel Quartus® Prime Pro Edition versi 21.4. Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk.
Meja ujian dan reka bentuk example menyokong mod NRZ dan PAM4 untuk peranti F-jubin. Teras IP F-Tile Interlaken Intel FPGA menjana reka bentuk examples untuk gabungan bilangan lorong dan kadar data yang disokong berikut.

Gabungan Bilangan Lorong dan Kadar Data yang Disokong IP
Gabungan berikut disokong dalam perisian Intel Quartus Prime Pro Edition versi 21.3. Semua kombinasi lain akan disokong dalam versi masa depan Intel Quartus Prime Pro Edition.

Bilangan Lorong	Kadar Lorong (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	ya	–	ya	ya	–
6	–	–	–	ya	ya
8	–	–	ya	ya	–
10	–	–	ya	ya	–
12	–	ya	ya	ya	–

Rajah 1.Langkah-Langkah Pembangunan untuk Reka Bentuk Cthample

Nota: Penyusunan dan Pengujian Perkakasan akan tersedia dalam perisian Intel Quartus Prime Pro Edition versi 21.4.
Reka bentuk teras F-Tile Interlaken Intel FPGA IP example menyokong ciri berikut:

• Mod gelung balik bersiri TX ke RX dalaman
• Menjana paket saiz tetap secara automatik
• Keupayaan semakan paket asas
• Keupayaan untuk menggunakan Konsol Sistem untuk menetapkan semula reka bentuk untuk tujuan ujian semula

Rajah 2.Rajah Blok aras tinggi

Maklumat Berkaitan

• Panduan Pengguna IP FPGA Intel F-Tile Interlaken
• Nota Keluaran IP Intel FPGA F-Tile Interlaken

Keperluan Perkakasan dan Perisian

Untuk menguji bekasampreka bentuk, gunakan perkakasan dan perisian berikut:

• Perisian Intel Quartus Prime Pro Edition versi 21.3
• Konsol Sistem
• Simulator yang Disokong:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE atau Questa*

Nota:  Sokongan perkakasan untuk reka bentuk example akan tersedia dalam perisian Intel Quartus Prime Pro Edition versi 21.4.

Menjana Reka Bentuk

Rajah 3. Prosedur

Ikuti langkah ini untuk menjana reka bentuk example dan testbench:

1. Dalam perisian Intel Quartus Prime Pro Edition, klik File ➤ Wizard Projek Baharu untuk mencipta projek Intel Quartus Prime baharu, atau klik File ➤ Open Project untuk membuka projek Intel Quartus Prime sedia ada. Wizard menggesa anda untuk menentukan peranti.
2. Tentukan keluarga peranti Agilex dan pilih peranti dengan F-Tile untuk reka bentuk anda.
3. Dalam Katalog IP, cari dan klik dua kali F-Tile Interlaken Intel FPGA IP. Tetingkap Varian IP Baharu muncul.
4. Tentukan nama peringkat teratas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .ip.
5. Klik OK. Editor parameter muncul.

Rajah 4. Cthample Tab Reka Bentuk

6. Pada tab IP, nyatakan parameter untuk variasi teras IP anda.
7. Pada Examppada tab Reka Bentuk, pilih pilihan Simulasi untuk menjana meja ujian.
Nota: Pilihan sintesis adalah untuk perkakasan cthampreka bentuk, yang akan tersedia dalam perisian Intel Quartus Prime Pro Edition versi 21.4.
8. Untuk Format HDL Dihasilkan, kedua-dua pilihan Verilog dan VHDL tersedia.
9. Klik Jana Cthample Reka bentuk. Pilihan Examptetingkap Direktori Reka Bentuk muncul.
10. Jika anda ingin mengubah suai reka bentuk examplaluan direktori atau nama daripada lalai yang dipaparkan (ilk_f_0_example_design), semak imbas ke laluan baharu dan taip ex reka bentuk baharuample nama direktori.
11. Klik OK.

Nota: Dalam reka bentuk F-Tile Interlaken Intel FPGA IP exampOleh itu, SystemPLL dimulakan secara automatik dan disambungkan ke teras F-Tile Interlaken Intel FPGA IP. Laluan hierarki SystemPLL dalam reka bentuk example ialah:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL dalam reka bentuk example berkongsi jam rujukan 156.26 MHz yang sama dengan Pemancar.

Struktur Direktori

Teras F-Tile Interlaken Intel FPGA IP menjana yang berikut files untuk reka bentuk example:
Rajah 5. Struktur Direktori

Jadual 2. Reka Bentuk Perkakasan Cthample File Penerangan
Ini files berada dalamample_installation_dir>/ilk_f_0_exampdirektori le_design.

File Nama	Penerangan
example_design.qpf	Projek Intel Quartus Prime file.
example_design.qsf	Tetapan projek Intel Quartus Prime file
example_design.sdc jtag_template_masa.sdc	Kekangan Reka Bentuk Synopsys file. Anda boleh menyalin dan mengubah suai untuk reka bentuk anda sendiri.
sysconsole_testbench.tcl	Utama file untuk mengakses Konsol Sistem

Nota: Sokongan perkakasan untuk reka bentuk example akan tersedia dalam perisian Intel Quartus Prime Pro Edition versi 21.4.

Jadual 3. Testbench File Penerangan

ini file berada dalamample_installation_dir>/ilk_f_0_example_design/ exampdirektori le_design/rtl.

File Nama	Penerangan
top_tb.sv	Meja ujian peringkat atas file.

Jadual 4. Skrip Testbench

Ini files berada dalamample_installation_dir>/ilk_f_0_example_design/ exampdirektori le_design/testbench

File Nama	Penerangan
run_vcs.sh	Skrip Synopsys VCS untuk menjalankan testbench.
run_vcsmx.sh	Skrip Synopsys VCS MX untuk menjalankan testbench.
run_mentor.tcl	Skrip Siemens EDA ModelSim SE atau Questa untuk menjalankan testbench.

Mensimulasikan Reka Bentuk Cthample Testbench

Rajah 6. Prosedur

Ikuti langkah ini untuk mensimulasikan testbench:

1. Pada gesaan arahan, tukar kepada direktori simulasi testbench. Laluan direktori ialahample_installation_dir>/example_design/ testbench.
2. Jalankan skrip simulasi untuk simulator yang disokong pilihan anda. Skrip menyusun dan menjalankan testbench dalam simulator. Skrip anda hendaklah menyemak sama ada kiraan SOP dan EOP sepadan selepas simulasi selesai.

Jadual 5. Langkah Menjalankan Simulasi

Simulator	Arahan
VCS	Dalam baris arahan, taip:   sh run_vcs.sh
VCS MX	Dalam baris arahan, taip:   sh run_vcsmx.sh
ModelSim SE atau Questa	Dalam baris arahan, taip:   vsim -do run_mentor.tcl Jika anda lebih suka mensimulasikan tanpa memaparkan GUI ModelSim, taip:   vsim -c -do run_mentor.tcl

3. Menganalisis keputusan. Simulasi yang berjaya menghantar dan menerima paket, dan memaparkan "Ujian LULUS".

Meja ujian untuk reka bentuk example menyelesaikan tugasan berikut:

• Menghidupkan teras F-Tile Interlaken Intel FPGA IP.
• Mencetak status PHY.
• Menyemak penyegerakan metaframe (SYNC_LOCK) dan sempadan perkataan (blok) (WORD_LOCK).
• Menunggu lorong individu dikunci dan dijajarkan.
• Mula menghantar paket.
• Menyemak statistik paket:
  • Ralat CRC24
  • SOP
  • EOP

S berikutample output menggambarkan ujian simulasi yang berjaya dijalankan:

Menyusun Reka Bentuk Cthample

1. Pastikan bekasamppenjanaan reka bentuk selesai.
2. Dalam perisian Intel Quartus Prime Pro Edition, buka projek Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Pada menu Pemprosesan, klik Mulakan Penyusunan.

Reka Bentuk Cthample Huraian

Reka bentuk example menunjukkan kefungsian teras IP Interlaken.

Reka Bentuk Cthample Komponen

bekas ituampreka bentuk menghubungkan sistem dan jam rujukan PLL dan komponen reka bentuk yang diperlukan. bekas ituampreka bentuk mengkonfigurasi teras IP dalam mod gelung balik dalaman dan menjana paket pada antara muka pemindahan data pengguna teras IP TX. Teras IP menghantar paket ini pada laluan gelung balik dalaman melalui transceiver.
Selepas penerima teras IP menerima paket pada laluan loopback, ia memproses paket Interlaken dan menghantarnya pada antara muka pemindahan data pengguna RX. bekas ituampreka bentuk menyemak bahawa paket yang diterima dan dihantar sepadan.
Reka bentuk F-Tile Interlaken Intel IP example termasuk komponen berikut:

1. F-Tile Interlaken Intel FPGA IP teras
2. Penjana Paket dan Penyemak Paket
3. Rujukan F-Jubin dan Jam PLL Sistem Teras IP FPGA Intel

Isyarat Antara Muka

Jadual 6. Reka Bentuk Cthample Isyarat Antara Muka

Nama Pelabuhan	Arah	Lebar (Bit)	Penerangan
mgmt_clk	Input	1	Input jam sistem. Kekerapan jam mestilah 100 MHz.
pll_ref_clk	Input	1	Jam rujukan transceiver. Memacu RX CDR PLL.
rx_pin	Input	Bilangan lorong	Pin data penerima SERDES.
tx_pin	Keluaran	Bilangan lorong	Hantar pin data SERDES.
rx_pin_n(1)	Input	Bilangan lorong	Pin data penerima SERDES.
tx_pin_n(1)	Keluaran	Bilangan lorong	Hantar pin data SERDES.
mac_clk_pll_ref	Input	1	Isyarat ini mesti dipacu oleh PLL dan mesti menggunakan sumber jam yang sama yang memacu pll_ref_clk. Isyarat ini hanya tersedia dalam variasi peranti mod PAM4.
usr_pb_reset_n	Input	1	Tetapan semula sistem.

(1) Hanya tersedia dalam varian PAM4.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

Daftar Peta

Nota:

• Reka Bentuk Cthampalamat daftar le bermula dengan 0x20** manakala alamat daftar teras IP Interlaken bermula dengan 0x10**.
• Alamat daftar F-tile PHY bermula dengan 0x30** manakala alamat daftar F-tile FEC bermula dengan 0x40**. Daftar FEC hanya tersedia dalam mod PAM4.
• Kod akses: RO—Baca Sahaja, dan RW—Baca/Tulis.
• Konsol sistem membaca reka bentuk example mendaftar dan melaporkan status ujian pada skrin.

Jadual 7. Reka Bentuk Cthample Daftar Peta

Offset	Nama	Akses	Penerangan
8'h00	Terpelihara
8'h01	Terpelihara
8'h02	Tetapan semula PLL sistem	RO	Bit berikut menunjukkan permintaan tetapan semula PLL sistem dan dayakan nilai: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Lorong RX dijajarkan	RO	Menunjukkan penjajaran lorong RX.
8'h04	WORD dikunci	RO	[NUM_LANES–1:0] – Pengecaman sempadan perkataan (blok).
8'h05	Penyegerakan dikunci	RO	[NUM_LANES–1:0] – Penyegerakan bingkai meta.
8'h06 - 8'h09	Kiraan ralat CRC32	RO	Menunjukkan kiraan ralat CRC32.
8'h0A	Kiraan ralat CRC24	RO	Menunjukkan kiraan ralat CRC24.
8'h0B	Isyarat limpahan/aliran bawah	RO	Bit berikut menunjukkan: • Bit [3] – Isyarat aliran bawah TX • Bit [2] – isyarat limpahan TX • Bit [1] – Isyarat limpahan RX
8'h0C	kiraan SOP	RO	Menunjukkan bilangan SOP.
8'h0D	kiraan EOP	RO	Menunjukkan bilangan EOP
8'h0E	Kiraan ralat	RO	Menunjukkan bilangan ralat berikut: • Kehilangan jajaran lorong • Kata kawalan haram • Corak pembingkaian yang tidak sah • Tiada penunjuk SOP atau EOP
8'h0F	hantar_data_mm_clk	RW	Tulis 1 hingga bit [0] untuk membolehkan isyarat penjana.
8'h10	Ralat pemeriksa		Menunjukkan ralat penyemak. (Ralat data SOP, ralat nombor saluran dan ralat data PLD)
8'h11	Kunci PLL sistem	RO	Bit [0] menunjukkan petunjuk kunci PLL.
8'h14	Kiraan SOP TX	RO	Menunjukkan bilangan SOP yang dijana oleh penjana paket.
8'h15	Kiraan TX EOP	RO	Menunjukkan bilangan EOP yang dijana oleh penjana paket.
8'h16	Paket berterusan	RW	Tulis 1 hingga bit [0] untuk membolehkan paket berterusan.
bersambung…

Offset	Nama	Akses	Penerangan
8'h39	kiraan ralat ECC	RO	Menunjukkan bilangan ralat ECC.
8'h40	ECC membetulkan kiraan ralat	RO	Menunjukkan bilangan ralat ECC yang diperbetulkan.
8'h50	tile_tx_rst_n	WO	Set semula jubin kepada SRC untuk TX.
8'h51	tile_rx_rst_n	WO	Set semula jubin kepada SRC untuk RX.
8'h52	tile_tx_rst_ack_n	RO	Penetapan semula jubin mengakui daripada SRC untuk TX.
8'h53	tile_rx_rst_ack_n	RO	Penetapan semula jubin mengakui daripada SRC untuk RX.

Tetapkan semula

Dalam teras IP F-Tile Interlaken Intel FPGA, anda memulakan tetapan semula (reset_n=0) dan tahan sehingga teras IP mengembalikan pengenalan semula (reset_ack_n=0). Selepas tetapan semula dialih keluar (reset_n=1), perakuan tetapan semula kembali kepada keadaan asalnya
(reset_ack_n=1). Dalam reka bentuk exampOleh itu, daftar rst_ack_sticky memegang penegasan mengakui penetapan semula dan kemudian mencetuskan penyingkiran tetapan semula (reset_n=1). Anda boleh menggunakan kaedah alternatif yang sesuai dengan keperluan reka bentuk anda.

Penting: Dalam mana-mana senario di mana gelung balik bersiri dalaman diperlukan, anda mesti melepaskan TX dan RX jubin F secara berasingan dalam susunan tertentu. Rujuk skrip konsol sistem untuk maklumat lanjut.

Rajah 7. Tetapkan Semula Jujukan dalam Mod NRZ

Rajah 8. Tetapkan Semula Jujukan dalam Mod PAM4

F-Tile Interlaken Intel FPGA IP Design Example Arkib Panduan Pengguna

Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.

Versi Intel Quartus Prime	Versi Teras IP	Panduan Pengguna
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Panduan Pengguna

Sejarah Semakan Dokumen untuk F-Tile Interlaken Intel FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2021.10.04	21.3	3.0.0	• Menambah sokongan untuk kombinasi kadar lorong baharu. Untuk maklumat lanjut, rujuk Jadual: Gabungan Bilangan Lorong dan Kadar Data yang Disokong IP. • Mengemas kini senarai simulator yang disokong dalam bahagian: Keperluan Perkakasan dan Perisian. • Menambah daftar set semula baharu dalam bahagian: Daftar Peta.
2021.06.21	21.2	2.0.0	Keluaran awal.

Dokumen / Sumber

intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] Panduan Pengguna F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, Reka Bentuk IP Cthample, Reka Bentuk Example

Rujukan

• Manual Pengguna