Garis Panduan Reka Bentuk intel AN 837 untuk IP FPGA HDMI
Garis Panduan Reka Bentuk untuk HDMI Intel® FPGA IP
Garis panduan reka bentuk membantu anda melaksanakan IP FPGA Intel Antara Muka Multimedia Definisi Tinggi (HDMI) menggunakan peranti FPGA. Garis panduan ini memudahkan reka bentuk papan untuk antara muka video HDMI Intel® FPGA IP.
- Panduan Pengguna IP FPGA Intel HDMI
- AN 745: Garis Panduan Reka Bentuk untuk Antara Muka Intel FPGA DisplayPort
Garis Panduan Reka Bentuk IP FPGA Intel HDMI
Antara muka HDMI Intel FPGA mempunyai data Transition Minimized Differential Signaling (TMDS) dan saluran jam. Antara muka juga membawa Saluran Data Paparan (DDC) Persatuan Piawaian Elektronik Video (VESA). Saluran TMDS membawa data video, audio dan tambahan. DDC adalah berdasarkan protokol I2C. Teras IP FPGA Intel HDMI menggunakan DDC untuk membaca Extended Display Identification Data (EDID) dan bertukar maklumat konfigurasi dan status antara sumber HDMI dan sink.
Petua Reka Bentuk Papan IP Intel FPGA HDMI
Apabila anda mereka bentuk sistem HDMI Intel FPGA IP anda, pertimbangkan petua reka bentuk papan berikut.
- Gunakan tidak lebih daripada dua vias setiap jejak dan elakkan melalui stub
- Padankan galangan pasangan pembezaan dengan galangan penyambung dan pemasangan kabel (100 ohm ±10%)
- Minimumkan pencongan antara pasangan dan dalam pasangan untuk memenuhi keperluan pencongan isyarat TMDS
- Elakkan menghalakan pasangan pembezaan di atas celah di bawah satah
- Gunakan amalan reka bentuk PCB berkelajuan tinggi standard
- Gunakan pengalih aras untuk memenuhi pematuhan elektrik di TX dan RX
- Gunakan kabel yang teguh, seperti kabel Cat2 untuk HDMI 2.0
Gambarajah Skema
Gambar rajah skema Bitec dalam pautan yang disediakan menggambarkan topologi untuk papan pembangunan Intel FPGA. Menggunakan topologi pautan HDMI 2.0 memerlukan anda memenuhi pematuhan elektrik 3.3 V. Untuk memenuhi pematuhan 3.3 V pada peranti Intel FPGA, anda perlu menggunakan pengalih tahap. Gunakan pemacu semula atau retimer berganding DC sebagai pengalih aras untuk pemancar dan penerima.
Peranti vendor luaran ialah TMDS181 dan TDP158RSBT, kedua-duanya berjalan pada pautan DCcoupled. Anda memerlukan penarikan ke atas yang betul pada talian CEC untuk memastikan kefungsian apabila saling beroperasi dengan peranti kawalan jauh pengguna yang lain. Gambar rajah skema Bitec diperakui CTS. Walau bagaimanapun, pensijilan adalah khusus peringkat produk. Pereka platform dinasihatkan untuk memperakui produk akhir untuk kefungsian yang betul.
Maklumat Berkaitan
- Gambarajah Skema untuk HSMC HDMI Daughter Card Semakan 8
- Gambarajah Skema untuk FMC HDMI Daughter Card Semakan 11
- Gambarajah Skema untuk FMC HDMI Daughter Card Semakan 6
Pengesan Palam Panas (HPD)
Isyarat HPD bergantung pada isyarat Kuasa +5V yang masuk, contohnyaampOleh itu, pin HPD boleh ditegaskan hanya apabila isyarat Kuasa +5V daripada sumber dikesan. Untuk antara muka dengan FPGA, anda perlu menterjemah isyarat 5V HPD kepada voltan I/O FPGAtage level (VCCIO), menggunakan voltagpenterjemah tahap e seperti TI TXB0102, yang tidak mempunyai perintang tarik-atas bersepadu. Sumber HDMI perlu menurunkan isyarat HPD supaya ia boleh membezakan antara isyarat HPD terapung dan vol tinggi.tagisyarat HPD aras e. Sinki HDMI +5V Isyarat Kuasa mesti diterjemahkan kepada FPGA I/O voltagtahap e (VCCIO). Isyarat mesti ditarik ke bawah dengan lemah dengan perintang (10K) untuk membezakan isyarat Kuasa +5V terapung apabila tidak didorong oleh sumber HDMI. Isyarat Kuasa +5V sumber HDMI mempunyai perlindungan lebihan arus tidak lebih daripada 0.5A.
Saluran Data Paparan IP FPGA Intel HDMI (DDC)
HDMI Intel FPGA IP DDC adalah berdasarkan isyarat I2C (SCL dan SDA) dan memerlukan perintang tarik naik. Untuk antara muka dengan Intel FPGA, anda perlu menterjemah tahap isyarat 5V SCL dan SDA ke vol FPGA I/Otagtahap e (VCCIO) menggunakan voltagpenterjemah tahap e, seperti TI TXS0102 seperti yang digunakan dalam kad anak perempuan Bitec HDMI 2.0. TI TXS0102 voltagperanti penterjemah peringkat e menyepadukan perintang tarik-ke atas dalaman supaya tiada perintang tarik-ke atas atas kapal diperlukan.
Sejarah Semakan Dokumen untuk AN 837: Garis Panduan Reka Bentuk untuk HDMI Intel FPGA IP
| Versi Dokumen | Perubahan |
| 2019.01.28 |
|
| tarikh | Versi | Perubahan |
| Januari 2018 | 2018.01.22 | Keluaran awal.
Nota: Dokumen ini mengandungi garis panduan reka bentuk HDMI Intel FPGA yang telah dialih keluar daripada AN 745: Garis Panduan Reka Bentuk untuk Antara Muka DisplayPort dan HDMI dan dinamakan semula AN 745: Garis Panduan Reka Bentuk untuk Antara Muka Intel FPGA DisplayPort. |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel tetapi berhak untuk membuat perubahan kepada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ID: 683677
Versi: 2019-01-28
Dokumen / Sumber
 |
Garis Panduan Reka Bentuk intel AN 837 untuk IP FPGA HDMI [pdf] Panduan Pengguna Garis Panduan Reka Bentuk AN 837 untuk IP FPGA HDMI, AN 837, Garis Panduan Reka Bentuk untuk IP FPGA HDMI, Garis Panduan untuk IP FPGA HDMI, IP FPGA HDMI |
