E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA IP Reka Bentuk Example
Panduan Mula Pantas
Teras IP E-Jubin Kependaman Rendah 40G Ethernet Intel® FPGA menyediakan meja ujian simulasi dan reka bentuk perkakasan bekasample yang menyokong kompilasi dan ujian perkakasan. Apabila anda menjana reka bentuk exampOleh itu, editor parameter IP Intel Quartus® Prime secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk dalam perkakasan. Selain itu, anda boleh memuat turun reka bentuk perkakasan yang disusun ke kit pembangunan khusus peranti Intel untuk ujian antara operasi. IP FPGA Intel juga termasuk bekas kompilasi sahajaampprojek yang boleh anda gunakan untuk menganggarkan kawasan teras IP dan masa dengan cepat. IP E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA IP menyokong reka bentuk examppenjanaan le dengan pelbagai parameter. Walau bagaimanapun, reka bentuk exampPelajaran tidak meliputi semua parameterisasi yang mungkin bagi Teras IP FPGA E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA.
Langkah Pembangunan untuk Reka Bentuk Cthample
Maklumat Berkaitan
- Panduan Pengguna IP Intel FPGA Intel Kependaman Rendah 40G Ethernet E-Jubin
Untuk maklumat terperinci tentang IP Ethernet E-Jubin Rendah Latensi 40G. - Nota Keluaran IP E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA
Nota Keluaran IP menyenaraikan perubahan IP dalam keluaran tertentu.
Menjana Reka Bentuk Cthample
Prosedur
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ExampTab Reka Bentuk dalam Editor Parameter Ethernet 40G E-Jubin Kependaman Rendah
Pilih Kit Pembangunan Integriti Isyarat Transceiver Stratix 10 TX E-Tile untuk menjana bekas reka bentukample untuk peranti Intel Stratix® 10. Pilih Kit Pembangunan Transceiver-SoC Agilex F-series untuk menjana reka bentuk example untuk peranti Intel Agilex™.
Ikuti langkah ini untuk menjana reka bentuk perkakasan cthample dan testbench:
- Dalam perisian Intel Quartus Prime Pro Edition, klik File ➤ Project Wizard Baharu
untuk mencipta projek Intel Quartus Prime baharu, atau File ➤ Open Project untuk membuka projek perisian Intel Quartus Prime sedia ada. Wizard menggesa anda untuk menentukan keluarga dan peranti peranti.
Nota: Reka bentuk example menimpa pemilihan dengan peranti pada papan sasaran. Anda menentukan papan sasaran daripada menu reka bentuk example pilihan dalam Examptab Reka Bentuk (Langkah 8). - Dalam Katalog IP, cari dan pilih Low Latency E-Tile 40G Ethernet Intel FPGA IP. Tetingkap Variasi IP Baharu muncul.
- Tentukan nama peringkat atas untuk variasi IP tersuai anda. Editor parameter IP Intel Quartus Prime menyimpan tetapan variasi IP dalam a file bernama .ip.
- Klik OK. Editor parameter IP muncul.
- Pada tab IP, nyatakan parameter untuk variasi teras IP anda.
Nota: Reka bentuk IP E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA example tidak mensimulasikan dengan betul dan tidak berfungsi dengan betul jika anda menentukan mana-mana parameter berikut:- Dayakan mukadimah lulus dihidupkan
- Kependaman sedia ditetapkan kepada nilai 3
- Dayakan sisipan TX CRC dimatikan
- Pada Examptab Reka bentuk, di bawah Cthample Reka bentuk Files, dayakan pilihan Simulasi untuk menjana meja ujian, dan pilih pilihan Sintesis untuk menjana reka bentuk kompilasi sahaja dan perkakasan ex.amples.
Nota: Pada ExampTab Reka Bentuk, di bawah Format HDL Dijana, hanya Verilog HDL tersedia. Teras IP ini tidak menyokong VHDL. - Di bawah Kit Pembangunan Sasaran pilih Kit Pembangunan Integriti Isyarat Transceiver Stratix 10 TX E-Tile atau Kit Pembangunan Transceiver-SoC Agilex F-series.
Nota: Kit pembangunan yang anda pilih menimpa pemilihan peranti dalam Langkah- Peranti sasaran E-jubin Intel Stratix 10 ialah 1SG280LU3F50E3VGS1.
- Sasaran peranti Intel Agilex E-tile ialah AGFB014R24A2E2VR0.
- Klik Generate Exampbutang Reka bentuk. Pilihan Examptetingkap Direktori Reka Bentuk muncul.
- Jika anda ingin mengubah suai reka bentuk examplaluan direktori atau nama daripada lalai yang dipaparkan (alt_e40c3_0_example_design), semak imbas ke laluan baharu dan taip ex reka bentuk baharuampnama direktori (ample_dir>).
- Klik OK.
Maklumat Berkaitan
- Parameter Teras IP
Menyediakan lebih banyak maklumat tentang menyesuaikan teras IP anda. - Kit Pembangunan Integriti Isyarat Intel Stratix 10 E-Tile TX
- Kit Pembangunan FPGA Intel Agilex F-Series
Reka Bentuk Cthample Parameter
Parameter dalam Cthample Tab Reka Bentuk
| Parameter | Penerangan |
| Pilih Reka Bentuk | Tersedia exampreka bentuk untuk tetapan parameter IP. Apabila anda memilih reka bentuk daripada perpustakaan Pratetap, medan ini menunjukkan reka bentuk yang dipilih. |
| Example Reka bentuk Files | The files untuk menjana untuk fasa pembangunan yang berbeza.
• Simulasi-menjana yang diperlukan files untuk meniru bekasampreka bentuk. • Sintesis-menjana sintesis files. Gunakan ini files untuk menyusun reka bentuk dalam perisian Intel Quartus Prime Pro Edition untuk ujian perkakasan dan melakukan analisis pemasaan statik. |
| Menjana File Format | Format RTL files untuk simulasi—Verilog atau VHDL. |
| Pilih Papan | Perkakasan yang disokong untuk pelaksanaan reka bentuk. Apabila anda memilih papan pembangunan Intel, Peranti Sasaran adalah yang sepadan dengan peranti pada Kit Pembangunan.
Jika menu ini tidak tersedia, tiada papan yang disokong untuk pilihan yang anda pilih. Kit Pembangunan Transceiver-SoC siri Agilex F: Pilihan ini membolehkan anda menguji reka bentuk examppada kit pembangunan IP FPGA Intel yang dipilih. Pilihan ini secara automatik memilih Peranti Sasaran daripada AGFB014R24A2E2VR0. Jika semakan papan anda mempunyai gred peranti yang berbeza, anda boleh menukar peranti sasaran. |
| bersambung… | |
| Parameter | Penerangan |
| Kit Pembangunan Integriti Isyarat Transceiver E-Jubin Stratix 10 TX: Pilihan ini membolehkan anda menguji reka bentuk examppada kit pembangunan IP FPGA Intel yang dipilih. Pilihan ini secara automatik memilih Peranti Sasaran daripada 1ST280EY2F55E2VG. Jika semakan papan anda mempunyai gred peranti yang berbeza, anda boleh menukar peranti sasaran.
tiada: Pilihan ini tidak termasuk aspek perkakasan untuk reka bentuk cthample. |
Struktur Direktori
Reka bentuk teras IP Ethernet E-Jubin Kependaman Rendah 40G example file direktori mengandungi yang dijana berikut files untuk reka bentuk example.
Struktur Direktori untuk Reka Bentuk Dijana Cthample
- simulasi files (testbench untuk simulasi sahaja) terletak diample_dir>/example_testbench.
- Bekas kompilasi sahajaample design terletak diample_dir>/ reka bentuk_ujian_kompilasi.
- Konfigurasi perkakasan dan ujian files (reka bentuk perkakasan example) terletak diample_dir>/perkakasan_test_design
Direktori dan File Penerangan
| File Nama | Penerangan |
| eth_ex_40g.qpf | Projek Intel Quartus Prime file. |
| eth_ex_40g.qsf | Tetapan projek Intel Quartus Prime file. |
| bersambung… | |
| File Nama | Penerangan |
| eth_ex_40g.sdc | Synopsys* Kekangan Reka Bentuk file. Anda boleh menyalin dan mengubah suai ini file untuk reka bentuk IP E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA IP anda sendiri. |
| eth_ex_40g.srf | Peraturan penindasan mesej projek Intel Quartus Prime file. |
| eth_ex_40g.v | Reka bentuk Verilog HDL peringkat atas example file. |
| eth_ex_40g_clock.sdc | Kekangan Reka Bentuk Synopsys file untuk jam. |
| biasa/ | Reka bentuk perkakasan example sokongan files. |
| hwtest/main.tcl | Utama file untuk mengakses Konsol Sistem. |
Mensimulasikan Reka Bentuk Cthample Testbench
Anda boleh menyusun dan mensimulasikan reka bentuk dengan menjalankan skrip simulasi daripada gesaan arahan.
- Pada prompt arahan, tukar direktori kerja kepadaample_dir>/example_testbench.
- Jalankan skrip simulasi untuk simulator yang disokong pilihan anda. Skrip menyusun dan menjalankan testbench dalam simulator
Arahan untuk Mensimulasikan Testbench
| Simulator | Arahan |
| ModelSim* | Dalam baris arahan, taip vsim -do run_vsim.do.
Jika anda lebih suka mensimulasikan tanpa memaparkan GUI ModelSim, taip vsim -c -do run_vsim.do. Nota: Simulator ModelSim-AE dan ModelSim-ASE tidak boleh mensimulasikan teras IP ini. Anda mesti menggunakan simulator ModelSim lain yang disokong seperti ModelSim SE. |
| VCS* | Dalam baris arahan, taip sh run_vcs.sh |
| VCS MX | Dalam baris arahan, taip sh run_vcsmx.sh.
Gunakan skrip ini apabila reka bentuk mengandungi Verilog HDL dan System Verilog dengan VHDL. |
| NCSim | Dalam baris arahan, taip sh run_ncsim.sh |
| Xcelium* | Dalam baris arahan, taip sh run_xcelium.sh |
Simulasi yang berjaya berakhir dengan mesej berikut: Simulasi Lulus. atau Testbench selesai. Selepas berjaya selesai, anda boleh menganalisis hasilnya.
Menyusun dan Mengkonfigurasi Reka Bentuk Cthample dalam Perkakasan
Editor parameter teras IP FPGA Intel membolehkan anda menyusun dan mengkonfigurasi ex reka bentukamptentang kit pembangunan sasaran
Untuk menyusun dan mengkonfigurasi reka bentuk examppada perkakasan, ikuti langkah berikut:
- Lancarkan perisian Intel Quartus Prime Pro Edition dan pilih Pemprosesan ➤ Mulakan Penyusunan untuk menyusun reka bentuk.
- Selepas anda menjana objek SRAM file .sof, ikut langkah ini untuk memprogram reka bentuk perkakasan cthample pada peranti Intel:
- Pilih Alat ➤ Pengaturcara.
- Dalam Pengaturcara, klik Persediaan Perkakasan.
- Pilih peranti pengaturcaraan.
- Pilih dan tambahkan papan Intel TX pada sesi Intel Quartus Prime Pro Edition anda.
- Pastikan Mod ditetapkan kepada JTAG.
- Pilih peranti Intel dan klik Tambah Peranti. Pengaturcara memaparkan gambarajah blok sambungan antara peranti pada papan anda.
- Dalam baris dengan .sof anda, tandai kotak untuk .sof.
- Hidupkan pilihan Program/Konfigurasi untuk .sof.
- Klik Mula.
Maklumat Berkaitan
- Kompilasi Tambahan untuk Reka Bentuk Hierarki dan Berasaskan Pasukan
- Pengaturcaraan Peranti FPGA Intel
Menukar Peranti Sasaran dalam Reka Bentuk Perkakasan Cthample
Jika anda telah memilih Kit Pembangunan Integriti Isyarat Transceiver Stratix 10 TX E-Tile sebagai peranti sasaran anda, teras IP E-Tile Latensi Rendah 40G Ethernet Intel FPGA IP menjana bekas perkakasanampreka bentuk untuk peranti sasaran 1ST280EY2F55E2VG. Jika anda telah memilih Kit Pembangunan Transceiver-SoC Agilex F-series sebagai peranti sasaran anda, teras IP E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA IP menjana bekas perkakasanampreka bentuk untuk peranti sasaran AGFB014R24A2E2VR0. Peranti sasaran yang ditentukan mungkin berbeza daripada peranti pada kit pembangunan anda. Untuk menukar peranti sasaran dalam reka bentuk perkakasan anda cthample, ikuti langkah berikut:
- Lancarkan perisian Intel Quartus Prime Pro Edition dan buka projek ujian perkakasan file /hardware_test_design/eth_ex_40g.qpf.
- Pada menu Tugasan, klik Peranti. Kotak dialog Peranti muncul.
- Dalam kotak dialog Peranti, pilih jadual peranti sasaran berasaskan E-jubin yang sepadan dengan nombor bahagian peranti pada kit pembangunan anda. Rujuk pautan kit pembangunan pada Intel weblaman web untuk maklumat lebih lanjut.
- Gesaan muncul apabila anda memilih peranti, seperti yang ditunjukkan dalam rajah di bawah. Pilih Tidak untuk mengekalkan tugasan pin yang dijana dan tugasan I/O.
Intel Quartus Prime Prompt untuk Pemilihan Peranti
- Lakukan kompilasi penuh reka bentuk anda.
Anda kini boleh menguji reka bentuk pada perkakasan anda.
Maklumat Berkaitan
- Kit Pembangunan Integriti Isyarat Intel Stratix 10 E-Tile TX
- Kit Pembangunan FPGA Intel Agilex F-Series
Menguji Reka Bentuk IP E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA dalam Perkakasan
Selepas anda menyusun reka bentuk teras IP E-Tile Latensi Rendah 40G Ethernet Intel FPGA exampdan konfigurasikannya pada peranti Intel anda, anda boleh menggunakan Konsol Sistem untuk memprogramkan teras IP dan daftar teras IP Asli PHY yang dibenamkan. Untuk menghidupkan Konsol Sistem dan menguji reka bentuk perkakasan cthample, ikuti langkah berikut:
- Dalam perisian Intel Quartus Prime Pro Edition, pilih Tools ➤ System Debugging Tools ➤ System Console untuk melancarkan konsol sistem.
- Dalam anak tetingkap Tcl Console, taip cd hwtest untuk menukar direktori kepada /hardware_test_design/hwtest.
- Taip source main.tcl untuk membuka sambungan ke JTAG tuan.
Reka bentuk tambahan cthamparahan tersedia untuk memprogramkan teras IP:
- chkphy_status: Memaparkan frekuensi jam dan status kunci PHY.
- chkmac_stats: Memaparkan nilai dalam pembilang statistik MAC.
- clear_all_stats: Kosongkan pembilang statistik teras IP.
- start_pkt_gen: Memulakan penjana paket.
- stop_pkt_gen: Menghentikan penjana paket.
- sys_reset_digital_analog: Tetapan semula sistem.
- gelung_hidup: Menghidupkan gelung balik bersiri dalaman
- loop_off: Mematikan gelung balik bersiri dalaman.
- reg_read : Mengembalikan nilai daftar teras IP di .
- reg_write : Menulis ke daftar teras IP di alamat .
Ikuti prosedur ujian dalam bahagian Pengujian Perkakasan pada reka bentuk example dan perhatikan keputusan ujian dalam Konsol Sistem.
Maklumat Berkaitan
Menganalisis dan Menyahpepijat Reka Bentuk dengan Konsol Sistem
Reka Bentuk Cthample Huraian
Reka bentuk Ethernet 40G berasaskan E-jubin example menunjukkan fungsi teras IP E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA, dengan antara muka transceiver berasaskan E-jubin yang mematuhi spesifikasi standard CAUI-802.3 IEEE 4ba. Anda boleh menjana reka bentuk daripada Examptab Reka bentuk dalam editor parameter IP E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA.
Untuk menjana reka bentuk exampOleh itu, anda mesti menetapkan nilai parameter terlebih dahulu untuk variasi teras IP yang anda ingin hasilkan dalam produk akhir anda. Menjana reka bentuk example mencipta salinan teras IP; reka bentuk meja ujian dan perkakasan example gunakan variasi ini sebagai DUT. Jika anda tidak menetapkan nilai parameter untuk DUT agar sepadan dengan nilai parameter dalam produk akhir anda, reka bentuk exampyang anda jana tidak menggunakan variasi teras IP yang anda maksudkan.
Nota:
Testbench menunjukkan ujian asas teras IP. Ia tidak bertujuan untuk menggantikan persekitaran pengesahan penuh. Anda mesti melakukan pengesahan yang lebih meluas bagi reka bentuk IP E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA IP anda sendiri dalam simulasi dan dalam perkakasan.
Ciri-ciri
- Menyokong teras IP 40G Ethernet MAC/PCS untuk transceiver E-jubin menggunakan peranti Intel Stratix 10 atau Intel Agilex.
- Menyokong latihan pas-lalu dan pautan mukadimah.
- Menghasilkan reka bentuk example dengan ciri pembilang statistik MAC.
- Menyediakan testbench dan skrip simulasi.
Keperluan Perkakasan dan Perisian
Untuk menguji bekasampreka bentuk, gunakan perkakasan dan perisian berikut:
- Perisian Intel Quartus Prime Pro Edition
- Konsol Sistem
- ModelSim, VCS, VCS MX, NCSim atau Simulator Xcelium
- Kit Pembangunan Integriti Isyarat Intel Stratix 10 TX E-Tile Transceiver atau Kit Pembangunan Transceiver-SoC Intel Agilex F-series
Penerangan Fungsian
Bahagian ini menerangkan teras IP 40G Ethernet MAC/PCS menggunakan peranti Intel dalam transceiver berasaskan E-jubin. Dalam arah penghantaran, MAC menerima bingkai klien dan memasukkan jurang antara paket (IPG), mukadimah, permulaan pembatas bingkai (SFD), padding dan bit CRC sebelum menghantarnya ke PHY. PHY mengekodkan bingkai MAC seperti yang diperlukan untuk penghantaran yang boleh dipercayai melalui media ke hujung jauh. Dalam arah terima, PHY menghantar bingkai ke MAC. MAC menerima bingkai daripada PHY, melakukan semakan, menanggalkan CRC, mukadimah dan SFD, dan menyerahkan seluruh bingkai kepada klien.
Simulasi
Testbench menghantar trafik melalui teras IP, menggunakan bahagian penghantaran dan menerima bahagian teras IP.
Reka Bentuk Ethernet 40G E-Jubin Kependaman Rendah Cthample Gambarajah Blok
Reka bentuk simulasi exampujian peringkat atasan file ialah basic_avl_tb_top.sv. ini file menyediakan rujukan clk_ref jam 156.25 Mhz kepada PHY. Ia termasuk tugas untuk menghantar dan menerima 10 paket.
Meja Ujian Teras Ethernet E-Jubin Kependaman Rendah 40G File Penerangan
| File Nama | Penerangan |
| Testbench dan Simulasi Files | |
| basic_avl_tb_top.sv | Meja ujian peringkat atas file. Meja ujian membuat seketika DUT dan menjalankan tugas Verilog HDL untuk menjana dan menerima paket. |
| basic_avl_tb_top_nc.sv | Meja ujian peringkat atas file serasi dengan simulator NCSim. |
| basic_avl_tb_top_msim.sv | Meja ujian peringkat atas file serasi dengan simulator ModelSim. |
| Skrip Testbench | |
| run_vsim.do | Skrip ModelSim Grafik Mentor* untuk menjalankan meja ujian. |
| run_vcs.sh | Skrip Synopsys VCS untuk menjalankan testbench. |
| bersambung… | |
| File Nama | Penerangan |
| run_vcsmx.sh | Skrip Synopsys VCS MX (menggabungkan Verilog HDL dan System Verilog dengan VHDL) untuk menjalankan testbench. |
| run_ncsim.sh | Skrip Cadence NCSim untuk menjalankan testbench. |
| run_xcelium.sh | Skrip Cadence Xcelium untuk menjalankan testbench. |
Larian ujian yang berjaya memaparkan output yang mengesahkan tingkah laku berikut:
- Menunggu jam RX selesai
- Mencetak status PHY
- Menghantar 10 paket
- Menerima 10 paket
- Memaparkan "Testbench complete."
S berikutample output menggambarkan ujian simulasi yang berjaya dijalankan:
- #Menunggu penjajaran RX
- Meja kerja #RX dikunci
- Penjajaran lorong #RX dikunci
- #TX didayakan
- #**Menghantar Paket 1…
- #**Menghantar Paket 2…
- #**Menghantar Paket 3…
- #**Menghantar Paket 4…
- #**Menghantar Paket 5…
- #**Menghantar Paket 6…
- #**Menghantar Paket 7…
- #**Menerima Paket 1…
- #**Menghantar Paket 8…
- #**Menerima Paket 2…
- #**Menghantar Paket 9…
- #**Menerima Paket 3…
- #**Menghantar Paket 10…
- #**Menerima Paket 4…
- #**Menerima Paket 5…
- #**Menerima Paket 6…
- #**Menerima Paket 7…
- #**Menerima Paket 8…
- #**Menerima Paket 9…
- #**Menerima Paket 10…
Maklumat Berkaitan
Mensimulasikan Reka Bentuk Cthample Testbench pada halaman 7
Pengujian Perkakasan
Dalam reka bentuk perkakasan exampOleh itu, anda boleh memprogramkan teras IP dalam mod gelung balik bersiri dalaman dan menjana trafik pada bahagian penghantaran yang bergelung kembali melalui bahagian penerimaan.
Reka Bentuk Perkakasan IP Ethernet Latensi Rendah E-Jubin 40G Cthample Rajah Blok Aras Tinggi
Reka bentuk perkakasan Ethernet E-Jubin Kependaman Rendah 40G example termasuk komponen berikut:
- E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA IP teras.
- Logik pelanggan yang menyelaraskan pengaturcaraan teras IP, dan penjanaan dan penyemakan paket.
- IOPLL untuk menjana jam 100 MHz daripada jam input 50 MHz kepada reka bentuk perkakasan bekasample.
- JTAG pengawal yang berkomunikasi dengan Konsol Sistem Intel. Anda berkomunikasi dengan logik pelanggan melalui Konsol Sistem.
Ikuti prosedur di pautan maklumat berkaitan yang disediakan untuk menguji reka bentuk example dalam perkakasan yang dipilih.
Maklumat Berkaitan
- Menguji Reka Bentuk IP FPGA Intel Kependaman Rendah E-Jubin 40G Ethernet dalam Perkakasan pada halaman 9
- Menganalisis dan Menyahpepijat Reka Bentuk dengan Konsol Sistem
Ujian Loopback Dalaman
Jalankan langkah ini untuk melaksanakan ujian gelung balik dalaman:
- Tetapkan semula sistem.
sys_reset_digital_analog - Paparkan kekerapan jam dan status PHY.
chkphy_status - Hidupkan ujian gelung balik dalaman.
gelung_hidup - Paparkan kekerapan jam dan status PHY. rx_clk ditetapkan kepada 312.5 MHz dan
rx_pcs_ready ditetapkan kepada 1.
chkphy_status - Mulakan penjana paket.
start_pkt_gen - Hentikan penjana paket.
stop_pkt_gen - Review bilangan paket yang dihantar dan diterima.
chkmac_stats - Tun off ujian loopback dalaman.
loop_off
Ujian Loopback Luaran
Jalankan langkah ini untuk melaksanakan ujian gelung balik luaran:
- Tetapkan semula sistem.
sys_reset_digital_analog - Paparkan kekerapan jam dan status PHY. rx_clk ditetapkan kepada 312.5 MHz dan
rx_pcs_ready ditetapkan kepada 1. chkphy_status - Mulakan penjana paket.
start_pkt_gen - Hentikan penjana paket.
stop_pkt_gen - Review bilangan paket yang dihantar dan diterima.
chkmac_stats
Reka Bentuk Ethernet 40G E-Jubin Kependaman Rendah Cthample Registers
Reka Bentuk Perkakasan Ethernet E-Jubin Kependaman Rendah 40G Example Daftar Peta
Menyenaraikan julat daftar yang dipetakan memori untuk reka bentuk perkakasan cthample. Anda mengakses daftar ini dengan fungsi reg_read dan reg_write dalam Konsol Sistem.
| Word Offset | Jenis Daftar |
| 0x300-0x3FF | PHY mendaftar |
| 0x400-0x4FF | TX MAC mendaftar |
| 0x500-0x5FF | Daftar RX MAC |
| 0x800-0x8FF | Daftar Kaunter Statistik – Arah TX |
| 0x900-0x9FF | Daftar Kaunter Statistik – Arah RX |
| 0x1000-1016 | Pelanggan Paket mendaftar |
Daftar Pelanggan Paket
Anda boleh menyesuaikan reka bentuk perkakasan Ethernet E-Jubin Rendah Kependaman 40G example dengan memprogramkan daftar pelanggan.
| Addr | Nama | sedikit | Penerangan | Nilai Tetapan Semula HW | Akses |
| 0x1008 | Konfigurasi Saiz Paket | [29:0] | Nyatakan saiz paket penghantaran dalam bait. Bit ini mempunyai kebergantungan kepada daftar PKT_GEN_TX_CTRL.
• Bit [29:16]: Tentukan had atas saiz paket dalam bait. Ini hanya terpakai pada mod tambahan. • Bit [13:0]: — Untuk mod tetap, bit ini menentukan saiz paket penghantaran dalam bait. — Untuk mod tambahan, bit ini menentukan bait tambahan untuk paket. |
0x25800040 | RW |
| 0x1009 | Kawalan Nombor Paket | [31:0] | Nyatakan bilangan paket untuk dihantar daripada penjana paket. | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • Bit [0]: Terpelihara.
• Bit [1]: Penjana paket melumpuhkan bit. Tetapkan bit ini kepada nilai 1 untuk mematikan penjana paket, dan tetapkannya semula kepada nilai 0 untuk menghidupkan penjana paket. • Bit [2]: Terpelihara. • Bit [3]: Mempunyai nilai 1 jika teras IP berada dalam mod gelung balik MAC; mempunyai nilai 0 jika klien paket menggunakan penjana paket. |
0x6 | RW |
| bersambung… | |||||
| Addr | Nama | sedikit | Penerangan | Nilai Tetapan Semula HW | Akses |
| • Bit [5:4]:
— 00: Mod rawak — 01: Mod tetap — 10: Mod tambahan • Bit [6]: Tetapkan bit ini kepada 1 untuk menggunakan daftar 0x1009 untuk mematikan penjana paket berdasarkan bilangan paket tetap untuk dihantar. Jika tidak, bit [1] daripada daftar PKT_GEN_TX_CTRL digunakan untuk mematikan penjana paket. • Bit [7]: — 1: Untuk penghantaran tanpa jurang di antara paket. — 0: Untuk penghantaran dengan jurang rawak di antara paket. |
|||||
| 0x1011 | Alamat destinasi lebih rendah 32 bit | [31:0] | Alamat destinasi (32 bit lebih rendah) | 0x56780ADD | RW |
| 0x1012 | Alamat destinasi 16 bit atas | [15:0] | Alamat destinasi (16 bit atas) | 0x1234 | RW |
| 0x1013 | Alamat sumber lebih rendah 32 bit | [31:0] | Alamat sumber (32 bit lebih rendah) | 0x43210ADD | RW |
| 0x1014 | Alamat sumber 16 bit atas | [15:0] | Alamat sumber (16 bit atas) | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | Tetapan semula gelung balik MAC. Tetapkan kepada nilai 1 untuk menetapkan semula ex reka bentukampgelung balik MAC. | 1'b0 | RW |
Maklumat Berkaitan
Perihalan Kawalan dan Daftar Status Ethernet E-Jubin Rendah Kependaman 40G Menggambarkan daftar teras IP Ethernet E-Jubin Kependaman Rendah 40G.
Reka Bentuk Cthample Isyarat Antara Muka
Meja ujian Ethernet E-Jubin Kependaman Rendah 40G adalah serba lengkap dan tidak memerlukan anda memacu sebarang isyarat input.
Reka Bentuk Perkakasan Ethernet E-Jubin Kependaman Rendah 40G Example Isyarat Antara Muka
| isyarat | Arah | Komen |
|
clk50 |
Input |
Jam ini digerakkan oleh pengayun papan.
• Memandu pada 50 MHz pada papan Intel Stratix 10. • Memandu pada 100 MHz pada papan Intel Agilex. Reka bentuk perkakasan examphalakan jam ini ke input IOPLL pada peranti dan konfigurasikan IOPLL untuk memacu jam 100 MHz secara dalaman. |
| clk_ref | Input | Memandu pada 156.25 MHz. |
| bersambung… | ||
| isyarat | Arah | Komen |
|
cpu_resetn |
Input |
Menetapkan semula teras IP. Aktif rendah. Memacu tetapan semula keras global csr_reset_n ke teras IP. |
| tx_serial[3:0] | Keluaran | Transceiver PHY output data bersiri. |
| rx_serial[3:0] | Input | Data bersiri input PHY pemancar. |
|
diketuai pengguna[7:0] |
Keluaran |
Isyarat status. Reka bentuk perkakasan example menyambungkan bit ini untuk memacu LED pada papan sasaran. Bit individu mencerminkan nilai isyarat dan kelakuan jam berikut:
• [0]: Isyarat tetapan semula utama kepada teras IP • [1]: Versi terbahagi bagi clk_ref • [2]: Versi terbahagi clk50 • [3]: Versi terbahagi bagi jam status 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Maklumat Berkaitan
Antara Muka dan Penerangan Isyarat Menyediakan penerangan terperinci tentang isyarat teras IP Ethernet E-Jubin Rendah Latency 40G dan antara muka yang dimilikinya.
E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA IP Arkib
Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.
| Versi Intel Quartus Prime | Versi Teras IP | Panduan Pengguna |
| 20.1 | 19.1.0 | Reka Bentuk Ethernet 40G E-Jubin Kependaman Rendah Cthample Panduan Pengguna |
Sejarah Semakan Dokumen untuk Reka Bentuk Ethernet 40G E-jubin Kependaman Rendah Cthample Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2020.06.22 | 20.2 | 20.0.0 | Menambah sokongan peranti untuk peranti Intel Agilex. |
| 2020.04.13 | 20.1 | 19.1.0 | Keluaran Awal. |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Dokumen / Sumber
 |
intel Kependaman Rendah E-Jubin 40G Ethernet Intel FPGA IP Reka Bentuk Example [pdf] Panduan Pengguna E-Jubin Kependaman Rendah 40G Ethernet Intel FPGA IP Reka Bentuk Example, Kependaman Rendah, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, Reka Bentuk IP Cthample |
