Reka Bentuk IP FPGA F-Tile DisplayPort Example
Panduan Pengguna

Reka Bentuk IP FPGA F-Tile DisplayPort Example

Dikemas kini untuk Intel® Quartus® Prime Design Suite: 22.2 Versi IP: 21.0.1

DisplayPort Intel FPGA IP Design Example Panduan Mula Pantas

Peranti DisplayPort Intel® F-tile menampilkan meja ujian simulasi dan reka bentuk perkakasan yang menyokong kompilasi dan ujian perkakasan reka bentuk IP FPGA examples untuk Intel Agilex™
IP DisplayPort Intel FPGA menawarkan contoh reka bentuk berikutamples:

• Gelung balik selari DisplayPort SST tanpa modul Pemulihan Jam Pixel (PCR).
• Gelung balik selari DisplayPort SST dengan Antara Muka Video AXIS

Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk dalam perkakasan.
Rajah 1. Perkembangan StagesMaklumat Berkaitan

• Panduan Pengguna IP FPGA Intel DisplayPort
• Berhijrah ke Intel Quartus Prime Pro Edition

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO 9001:2015 Berdaftar
1.1. Struktur Direktori
Rajah 2. Struktur Direktori

Jadual 1. Reka Bentuk Cthample Komponen

Folder	Files
rtl/teras	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((blok bangunan UX PMA DP)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((blok bangunan UX PMA DP)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Keperluan Perkakasan dan Perisian
Intel menggunakan perkakasan dan perisian berikut untuk menguji reka bentuk example:
Perkakasan

• Kit Pembangunan Intel Agilex I-Series
• GPU Sumber DisplayPort
• Sinki DisplayPort (Monitor)
• Kad anak perempuan Bitec DisplayPort FMC Semakan 8C
• Kabel DisplayPort

Perisian

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Menjana Reka Bentuk
Gunakan editor parameter DisplayPort Intel FPGA IP dalam perisian Intel Quartus Prime untuk menjana ex reka bentukample.
Rajah 3. Menjana Aliran Reka Bentuk

1.  Pilih Alat ➤ Katalog IP, dan pilih Intel Agilex F-tile sebagai keluarga peranti sasaran.
   Nota: Reka bentuk example hanya menyokong peranti Intel Agilex F-tile.
2. Dalam Katalog IP, cari dan klik dua kali DisplayPort Intel FPGA IP. Tetingkap Variasi IP Baharu muncul.
3. Tentukan nama peringkat atas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .ip.
4. Pilih peranti Intel Agilex F-tile dalam medan Peranti, atau kekalkan pilihan peranti perisian Intel Quartus Prime lalai.
5. Klik OK. Editor parameter muncul.
6. Konfigurasikan parameter yang dikehendaki untuk kedua-dua TX dan RX.
7. Di bawah Reka Bentuk ExampPada tab, pilih DisplayPort SST Parallel Loopback Tanpa PCR.
8. Pilih Simulasi untuk menjana meja ujian, dan pilih Sintesis untuk menjana reka bentuk perkakasan example. Anda mesti memilih sekurang-kurangnya satu daripada pilihan ini untuk menjana bekas reka bentukample files. Jika anda memilih kedua-duanya, masa penjanaan menjadi lebih lama.
9. Untuk Kit Pembangunan Sasaran, pilih Kit Pembangunan SOC Intel Agilex I-Series. Ini menyebabkan peranti sasaran yang dipilih dalam langkah 4 berubah agar sepadan dengan peranti pada kit pembangunan. Untuk Kit Pembangunan SOC Intel Agilex I-Series, peranti lalai ialah AGIB027R31B1E2VR0.
10. Klik Jana Example Reka bentuk.

1.4. Mensimulasikan Reka Bentuk
Reka bentuk DisplayPort Intel FPGA IP example testbench mensimulasikan reka bentuk gelung balik bersiri daripada contoh TX kepada contoh RX. Modul penjana corak video dalaman memacu tika DisplayPort TX dan output video tika RX bersambung ke penyemak CRC dalam meja ujian.
Rajah 4. Aliran Simulasi Reka Bentuk

1. Pergi ke folder simulator Synopsys dan pilih VCS.
2. Jalankan skrip simulasi.
   Sumber vcs_sim.sh
3. Skrip melaksanakan Quartus TLG, menyusun dan menjalankan testbench dalam simulator.
4. Menganalisis hasilnya.
   Simulasi yang berjaya berakhir dengan perbandingan SRC Sumber dan Sinki.

1.5. Menyusun dan Menguji Reka Bentuk
Rajah 5. Menyusun dan Mensimulasikan Reka BentukUntuk menyusun dan menjalankan ujian demonstrasi pada perkakasan exampreka bentuk, ikuti langkah berikut:

1. Pastikan perkakasan cthamppenjanaan reka bentuk selesai.
2. Lancarkan perisian Intel Quartus Prime Pro Edition dan buka / quartus/agi_dp_demo.qpf.
3. Klik Pemprosesan ➤ Mulakan Penyusunan.
4. Selepas penyusunan berjaya, perisian Intel Quartus Prime Pro Edition menjana .sof file dalam direktori yang anda tentukan.
5. Sambungkan penyambung DisplayPort RX pada kad anak Bitec ke sumber DisplayPort luaran, seperti kad grafik pada PC.
6. Sambungkan penyambung DisplayPort TX pada kad anak Bitec ke peranti sinki DisplayPort, seperti penganalisis video atau monitor PC.
7.  Pastikan semua suis pada papan pembangunan berada dalam kedudukan lalai.
8. Konfigurasikan peranti Intel Agilex F-Tile yang dipilih pada papan pembangunan menggunakan .sof yang dihasilkan file (Alat ➤ Pengaturcara ).
9. Peranti sinki DisplayPort memaparkan video yang dijana daripada sumber video.

Maklumat Berkaitan
Panduan Pengguna Kit Pembangunan FPGA Intel Agilex Siri I-
1.5.1. Menjana semula ELF File
Secara lalai, ELF file dijana apabila anda menjana reka bentuk dinamik cthample.
Walau bagaimanapun, dalam beberapa kes, anda perlu menjana semula ELF file jika anda mengubah suai perisian file atau jana semula dp_core.qsys file. Menjana semula dp_core.qsys file mengemas kini .sopcinfo file, yang memerlukan anda menjana semula ELF file.

1. Pergi ke /perisian dan edit kod jika perlu.
2. Pergi ke /script dan laksanakan skrip binaan berikut: source build_sw.sh
   • Pada Windows, cari dan buka Nios II Command Shell. Dalam Nios II Command Shell, pergi ke /skrip dan laksanakan sumber build_sw.sh.
   Nota: Untuk melaksanakan skrip binaan pada Windows 10, sistem anda memerlukan Windows Subsystems for Linux (WSL). Untuk maklumat lanjut tentang langkah pemasangan WSL, rujuk Buku Panduan Pembangun Perisian Nios II.
   • Di Linux, lancarkan Pereka Platform, dan buka Alat ➤ Nios II Command Shell. Dalam Nios II Command Shell, pergi ke /skrip dan laksanakan sumber build_sw.sh.
3. Pastikan .elf file dijana dalam /perisian/ dp_demo.
4. Muat turun .elf yang dijana file ke dalam FPGA tanpa menyusun semula .sof file dengan menjalankan skrip berikut: nios2-download /software/dp_demo/*.elf
5. Tekan butang set semula pada papan FPGA untuk perisian baharu berkuat kuasa.

1.6. DisplayPort Intel FPGA IP Design Example Parameter
Jadual 2. Reka Bentuk IP FPGA Intel DisplayPort Cthampkekangan QSF untuk Peranti Intel Agilex Ftile

Kekangan QSF	Penerangan
set_global_assignment -nama VERILOG_MACRO “__DISPLAYPORT_support__=1”	Dari Quartus 22.2 dan seterusnya, kekangan QSF ini diperlukan untuk mendayakan aliran SRC (Soft Reset Controller) tersuai DisplayPort

Jadual 3. Reka Bentuk IP FPGA Intel DisplayPort Cthample Parameter untuk Peranti F-tile Intel Agilex

Parameter	Nilai	Penerangan
Reka Bentuk Tersedia Cthample
Pilih Reka Bentuk	•Tiada •DisplayPort SST Parallel Loopback tanpa PCR •DisplayPort SST Parallel Loopback dengan Antara Muka Video AXIS	Pilih reka bentuk example untuk dijana. •Tiada: Tiada reka bentuk example tersedia untuk pemilihan parameter semasa. •DisplayPort SST Parallel Loopback tanpa PCR: Reka bentuk ini example menunjukkan gelung balik selari dari sinki DisplayPort ke sumber DisplayPort tanpa modul Pemulihan Jam Pixel (PCR) apabila anda menghidupkan parameter Dayakan Port Imej Input Video. •DisplayPort SST Parallel Loopback dengan Antara Muka Video AXIS: Reka bentuk ini example menunjukkan gelung balik selari dari sinki DisplayPort ke sumber DisplayPort dengan antara muka Video AXIS apabila Dayakan Protokol Data Video Aktif ditetapkan kepada AXIS-VVP Penuh.
Reka Bentuk Cthample Files
Simulasi	Hidup, Mati	Hidupkan pilihan ini untuk menjana yang diperlukan files untuk meja ujian simulasi.
Sintesis	Hidup, Mati	Hidupkan pilihan ini untuk menjana yang diperlukan files untuk kompilasi Intel Quartus Prime dan reka bentuk perkakasan.
Format HDL Dijana
Menjana File Format	Verilog, VHDL	Pilih format HDL pilihan anda untuk reka bentuk yang dijanaample fileditetapkan. Nota: Pilihan ini hanya menentukan format untuk IP peringkat atas yang dijana files. Semua yang lain files (cthample testbenches dan tingkat atas files untuk demonstrasi perkakasan) adalah dalam format Verilog HDL.
Kit Pembangunan Sasaran
Pilih Papan	•Tiada Kit Pembangunan •Siri-I Intel Agilex Kit Pembangunan	Pilih papan untuk reka bentuk yang disasarkan cthample.

Parameter	Nilai	Penerangan
		•Tiada Kit Pembangunan: Pilihan ini tidak termasuk semua aspek perkakasan untuk reka bentuk example. Teras P menetapkan semua tugasan pin kepada pin maya. •Kit Pembangunan FPGA Intel Agilex I-Series: Pilihan ini secara automatik memilih peranti sasaran projek untuk dipadankan dengan peranti pada kit pembangunan ini. Anda boleh menukar peranti sasaran menggunakan parameter Tukar Peranti Sasaran jika semakan papan anda mempunyai varian peranti yang berbeza. Teras IP menetapkan semua tugasan pin mengikut kit pembangunan. Nota: Reka Bentuk Awal Cthample tidak disahkan berfungsi pada perkakasan dalam keluaran Quartus ini. •Kit Pembangunan Tersuai: Pilihan ini membenarkan reka bentuk exampuntuk diuji pada kit pembangunan pihak ketiga dengan Intel FPGA. Anda mungkin perlu menetapkan tugasan pin sendiri.
Peranti Sasaran
Tukar Peranti Sasaran	Hidup, Mati	Hidupkan pilihan ini dan pilih varian peranti pilihan untuk kit pembangunan.

Reka Bentuk Loopback Selari Cthamples

Reka bentuk DisplayPort Intel FPGA IP examples menunjukkan gelung balik selari daripada tika DisplayPort RX ke tika DisplayPort TX tanpa modul Pemulihan Jam Pixel (PCR).
Jadual 4. Reka Bentuk IP FPGA Intel DisplayPort Cthample untuk Peranti F-tile Intel Agilex

Reka Bentuk Cthample	Jawatan	Kadar Data	Mod Saluran	Jenis Gelung Balik
DisplayPort SST gelung balik selari tanpa PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Selari tanpa PCR
Gelung balik selari DisplayPort SST dengan Antara Muka Video AXIS	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Selari dengan Antara Muka Video AXIS

2.1. Reka Bentuk Loopback Selari Intel Agilex F-tile DisplayPort SST Ciri-ciri
Reka bentuk gelung balik selari SST exampLes menunjukkan penghantaran satu aliran video dari sinki DisplayPort ke sumber DisplayPort.
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO 9001:2015 Berdaftar
Rajah 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback tanpa PCR

• Dalam varian ini, parameter sumber DisplayPort, TX_SUPPORT_IM_ENABLE, dihidupkan dan antara muka imej video digunakan.
• Sinki DisplayPort menerima penstriman video dan atau audio daripada sumber video luaran seperti GPU dan menyahkodnya ke antara muka video selari.
• Output video sink DisplayPort memacu terus antara muka video sumber DisplayPort dan mengekod ke pautan utama DisplayPort sebelum menghantar ke monitor.
• IOPLL memacu kedua-dua sinki DisplayPort dan jam video sumber pada frekuensi tetap.
• Jika sink DisplayPort dan parameter MAX_LINK_RATE sumber dikonfigurasikan kepada HBR3 dan PIXELS_PER_CLOCK dikonfigurasikan kepada Quad, jam video berjalan pada 300 MHz untuk menyokong kadar piksel 8Kp30 (1188/4 = 297 MHz).

Rajah 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback dengan Video AXIS Antara muka

• Dalam varian ini, parameter sumber dan sinki DisplayPort, pilih AXIS-VVP FULL dalam DAYAKAN PROTOKOL DATA VIDEO AKTIF untuk mendayakan Antara Muka Data Video Axis.
• Sinki DisplayPort menerima penstriman video dan atau audio daripada sumber video luaran seperti GPU dan menyahkodnya ke antara muka video selari.
• Sinki DisplayPort menukar aliran data video kepada data video paksi dan memacu antara muka data video paksi sumber DisplayPort melalui Penampan Bingkai Video VVP. Sumber DisplayPort menukar data video paksi ke dalam pautan utama DisplayPort sebelum dihantar ke monitor.
• Dalam varian reka bentuk ini, terdapat tiga jam video utama, iaitu rx/tx_axi4s_clk, rx_vid_clk, dan tx_vid_clk. axi4s_clk berjalan pada 300 MHz untuk kedua-dua modul AXIS dalam Sumber dan Sink. rx_vid_clk menjalankan saluran paip Video SinkDP pada 300 MHz (untuk menyokong sebarang resolusi sehingga 8Kp30 4PIP), manakala tx_vid_clk menjalankan saluran paip Video Sumber DP pada kekerapan Jam Pixel sebenar (dibahagikan dengan PIP).
• Varian reka bentuk ini secara automatik mengkonfigurasi frekuensi tx_vid_clk melalui pengaturcaraan I2C kepada SI5391B OSC on-board apabila reka bentuk mengesan suis dalam resolusi.
• Varian reka bentuk ini hanya menunjukkan bilangan resolusi tetap seperti yang dipratakrifkan dalam perisian DisplayPort, iaitu:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Skim Jam
Skim masa menggambarkan domain jam dalam reka bentuk IP DisplayPort Intel FPGA example.
Rajah 8. Skim masa pemancar Intel Agilex F-tile DisplayPort TransceiverJadual 5. Isyarat Skim Jam

Jam dalam rajah	Penerangan
SysPLL refclk	Jam rujukan PLL Sistem F-jubin yang boleh menjadi sebarang frekuensi jam yang boleh dibahagikan dengan Sistem PLL untuk frekuensi keluaran tersebut. Dalam reka bentuk ini example, system_pll_clk_link dan rx/tx refclk_link berkongsi refclk SysPLL 150 MHz yang sama.

Jam dalam rajah	Penerangan
	Ia mestilah jam berjalan percuma yang disambungkan daripada pin jam rujukan transceiver khusus ke port jam input Rujukan dan IP Jam PLL Sistem, sebelum menyambungkan port output yang sepadan ke DisplayPort Phy Top. Nota: Untuk reka bentuk ini exampKemudian, konfigurasikan GUI Pengawal Jam Si5391A OUT6 hingga 150 MHz.
sistem pll clk pautan	Kekerapan keluaran PLL Sistem minimum untuk menyokong semua kadar DisplayPort ialah 320 MHz. Reka bentuk ini example menggunakan frekuensi keluaran 900 MHz (tertinggi) supaya refclk SysPLL boleh dikongsi dengan rx/tx refclk_link iaitu 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR dan Tx PLL Link refclk yang ditetapkan pada 150 MHz untuk menyokong semua kadar data DisplayPort.
rx_ls_clkout / tx_ls_clkout	Jam Kelajuan Pautan DisplayPort ke jam teras IP DisplayPort. Kekerapan yang setara dengan pembahagian Kadar Data dengan lebar data selari. Example: Kekerapan = kadar data / lebar data = 8.1G (HBR3) / 40 bit = 202.5 MHz

2.3. Meja Ujian Simulasi
Bangku ujian simulasi mensimulasikan gelung balik bersiri DisplayPort TX kepada RX.
Rajah 9. DisplayPort Intel FPGA IP Simplex Mode Simulasi Rajah Blok UjianJadual 6. Komponen Testbench

Komponen	Penerangan
Penjana Corak Video	Penjana ini menghasilkan corak bar warna yang boleh anda konfigurasikan. Anda boleh membuat parameter pemasaan format video.
Kawalan Testbench	Blok ini mengawal urutan ujian simulasi dan menjana isyarat rangsangan yang diperlukan kepada teras TX. Blok kawalan testbench juga membaca nilai CRC dari kedua-dua sumber dan sink untuk membuat perbandingan.
Pemeriksa Frekuensi Jam Kelajuan RX Link	Penyemak ini mengesahkan sama ada frekuensi jam yang dipulihkan oleh transceiver RX sepadan dengan kadar data yang dikehendaki.
TX Link Speed ​​Clock Frequency Checker	Pemeriksa ini mengesahkan sama ada frekuensi jam yang dipulihkan oleh transceiver TX sepadan dengan kadar data yang dikehendaki.

Meja ujian simulasi melakukan pengesahan berikut:
Jadual 7. Pengesahan Testbench

Kriteria Ujian	Pengesahan
• Latihan Pautan pada Kadar Data HBR3 • Baca daftar DPCD untuk menyemak sama ada Status DP menetapkan dan mengukur kekerapan Kelajuan Pautan TX dan RX.	Mengintegrasikan Pemeriksa Kekerapan untuk mengukur Kelajuan Pautan output frekuensi jam daripada transceiver TX dan RX.
• Jalankan corak video dari TX ke RX. • Sahkan CRC untuk kedua-dua sumber dan sinki untuk memeriksa sama ada ia sepadan	• Menyambungkan penjana corak video ke Sumber DisplayPort untuk menjana corak video. • Kawalan Testbench seterusnya membacakan CRC Sumber dan Sink daripada daftar DPTX dan DPRX dan membandingkan untuk memastikan kedua-dua nilai CRC adalah sama. Nota: Untuk memastikan CRC dikira, anda mesti mendayakan parameter automasi ujian Sokongan CTS.

Sejarah Semakan Dokumen untuk F-Tile DisplayPort Intel FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2022.09.02	22.	20.0.1	•Tajuk dokumen ditukar daripada DisplayPort Intel Agilex F-Tile FPGA IP Design ExampPanduan Pengguna untuk F-Tile DisplayPort Intel FPGA IP Design Example Panduan Pengguna. •Didayakan Reka Bentuk Video AXIS Cthample varian. •Mengalih keluar reka bentuk Kadar Statik dan menggantikannya dengan Reka Bentuk Berbilang Kadar Cthample. •Mengalih keluar nota dalam DisplayPort Intel FPGA IP Design ExampPanduan Mula Pantas yang mengatakan versi perisian Intel Quartus Prime 21.4 hanya menyokong Preliminary Design Examples. •Menggantikan rajah Struktur Direktori dengan rajah yang betul. •Menambah bahagian Menjana semula ELF File di bawah Menyusun dan Menguji Reka Bentuk. • Mengemas kini bahagian Perkakasan dan Keperluan Perisian untuk memasukkan perkakasan tambahan keperluan.
2021.12.13	21.	20.0.0	Keluaran awal.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO 9001:2015 Berdaftar

Versi Dalam Talian
Hantar Maklum Balas
UG-20347
ID: 709308
Versi: 2022.09.02

Dokumen / Sumber

intel F-Tile DisplayPort FPGA IP Design Example [pdf] Panduan Pengguna Reka Bentuk IP FPGA F-Tile DisplayPort Example, F-Tile DisplayPort, DisplayPort, Reka Bentuk IP FPGA Cthample, Reka Bentuk IP Cthample, UG-20347, 709308

Rujukan

• Manual Pengguna