Nota Keluaran IP FPGA Generasi Kedua intel Interlaken
Nota Keluaran IP Intel® FPGA Interlaken (Generasi Kedua).
Jika nota keluaran tidak tersedia untuk versi teras IP tertentu, teras IP tidak mempunyai perubahan dalam versi tersebut. Untuk maklumat tentang keluaran kemas kini IP sehingga v18.1, rujuk Nota Keluaran Kemas Kini Intel Quartus Prime Design Suite. Versi Intel® FPGA IP sepadan dengan versi perisian Intel Quartus® Prime Design Suite sehingga v19.1. Bermula dalam perisian Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP mempunyai skema versi baharu. Nombor Intel FPGA IP version (XYZ) boleh berubah dengan setiap versi perisian Intel Quartus Prime. Perubahan dalam:
- X menunjukkan semakan utama IP. Jika anda mengemas kini perisian Intel Quartus Prime, anda mesti menjana semula IP.
- Y menunjukkan IP termasuk ciri baharu. Jana semula IP anda untuk memasukkan ciri baharu ini.
- Z menunjukkan IP termasuk perubahan kecil. Jana semula IP anda untuk memasukkan perubahan ini.
- Nota Keluaran Kemas Kini Intel Quartus Prime Design Suite
- Panduan Pengguna IP FPGA Intel Interlaken (Generasi Kedua).
- Errata untuk Interlaken (Generasi Kedua) Intel FPGA IP dalam Pangkalan Pengetahuan
- Interlaken (Generasi Kedua) Intel Stratix 2 FPGA IP Reka Bentuk Example Panduan Pengguna
- Interlaken (Generasi Kedua) Intel Agilex FPGA IP Design Example Panduan Pengguna
- Pengenalan kepada Teras IP FPGA Intel
Interlaken (Generasi Kedua) Intel FPGA IP v2
Jadual 1. v20.0.0 2020.10.05
| Versi Intel Quartus Prime | Penerangan | Kesan |
|
20.3 |
Menambah sokongan untuk kadar data 25.78125 Gbps. | — |
| Mengubah suai sokongan kadar data daripada 25.3 Gbps kepada 25.28 Gbps dan 25.8 Gbps kepada 25.78125 Gbps. |
— |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Interlaken (Generasi Kedua) Intel FPGA IP v2
Jadual 2. v19.3.0 2020.06.22
| Versi Intel Quartus Prime | Penerangan | Kesan |
|
19.3.0 |
IP kini menyokong ciri Interlaken Look-aside. | — |
| Ditambah baharu Dayakan mod Interlaken Look-side parameter dalam editor parameter IP. | Anda boleh mengkonfigurasi IP dalam mod Interlaken Look-side. | |
| Pemilihan mod pemindahan parameter dialih keluar daripada versi semasa perisian Intel Quartus Prime. |
— |
|
| Menambahkan sokongan kadar data 12.5 Gbps untuk bilangan lorong 10 dalam variasi teras IP jubin H dan E-jubin (mod NRZ). |
— |
|
| Mengalih keluar isyarat berikut daripada IP:
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
— |
|
| Ditambah mengikut isyarat baharu:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • kredit_itx • irx_credit |
— |
|
| Dialih keluar berikutan dua offset daripada peta daftar:
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| Ujian perkakasan reka bentuk example kini tersedia untuk peranti Intel Agilex™. | Anda boleh menguji reka bentuk bekasample pada Kit Pembangunan Transceiver-SoC Intel Agilex F-siri. | |
| Anda boleh menukar kadar data dan kekerapan jam rujukan transceiver kepada nilai yang sedikit berbeza untuk tika IP Interlaken (Generasi Kedua) anda yang menyasarkan peranti Intel Stratix® 2 H-tile atau E-tile. Rujuk KDB ini untuk maklumat tentang cara menukar kadar data. |
Anda boleh menyesuaikan kadar data bergantung pada jubin. |
Interlaken (Generasi Kedua) Intel FPGA IP v2
Jadual 3. v19.2.1 2019.09.27
| Versi Intel Quartus Prime | Penerangan | Kesan |
|
19.3 |
Keluaran awam untuk peranti Intel Agilex dengan transceiver E-jubin. | — |
| Menamakan semula Interlaken (Generasi Kedua) Intel Stratix 2 FPGA IP kepada Interlaken (Generasi Kedua) Intel FPGA IP |
— |
Interlaken (Generasi Kedua) Intel Stratix 2 FPGA IP v10 Kemas Kini 18.1
Jadual 4. Versi 18.1 Kemas Kini 1 2019.03.15
| Penerangan | Kesan |
| Menambahkan sokongan mod berbilang segmen. | — |
| Ditambah Bilangan Segmen parameter. | — |
| • Menambah sokongan untuk kombinasi lorong dan kadar data seperti berikut:
— Untuk peranti Intel Stratix 10 L-jubin: • 4 lorong dengan kadar lorong 12.5/25.3/25.8 Gbps • 8 lorong dengan kadar lorong 12.5 Gbps — Untuk peranti Intel Stratix 10 H-tile: • 4 lorong dengan kadar lorong 12.5/25.3/25.8 Gbps • 8 lorong dengan kadar lorong 12.5/25.3/25.8 Gbps • 10 lorong dengan kadar lorong 25.3/25.8 Gbps — Untuk peranti Intel Stratix 10 E-tile (NRZ): • 4 lorong dengan kadar lorong 6.25/12.5/25.3/25.8 Gbps • 8 lorong dengan kadar lorong 12.5/25.3/25.8 Gbps • 10 lorong dengan kadar lorong 25.3/25.8 Gbps • 12 lorong dengan kadar lorong 10.3125 Gbps |
— |
| • Menambah isyarat antara muka pengguna penghantaran baharu berikut:
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • Menambah isyarat antara muka pengguna penerima baharu berikut:
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
— |
Interlaken (Generasi ke-2) Intel Stratix 10 FPGA IP v18.1
Jadual 5. Versi 18.1 2018.09.10
| Penerangan | Kesan | Nota |
| Menamakan semula jubin dokumen sebagai Panduan Pengguna IP FPGA Interlaken (Generasi Kedua) Intel Stratix 2 |
— |
— |
| Menambahkan model simulasi VHDL dan sokongan testbench untuk teras IP Interlaken (Generasi Kedua). |
— |
— |
| Menambah daftar baharu berikut pada teras IP: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ NEGERI |
— | Daftar ini hanya tersedia dalam variasi peranti Intel Stratix 10 E-Tile. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ NEGERI |
Interlaken (Generasi Kedua) Intel FPGA IP v2
Jadual 6. Versi 18.0.1 Julai 2018
| Penerangan | Kesan | Nota |
| Sokongan tambahan untuk peranti Intel Stratix 10 dengan transceiver E-Tile. |
— |
— |
| Menambahkan sokongan kadar data 53.125 Gbps untuk peranti Intel Stratix 10 E-Tile dalam mod PAM4. |
— |
— |
| Menambah isyarat jam mac_clkin untuk peranti Intel Stratix 10 E-Tile dalam mod PAM4 |
— |
— |
Interlaken (Generasi Kedua) Intel FPGA IP v2
Jadual 7. Versi 18.0 Mei 2018
| Penerangan | Kesan | Nota |
| Menamakan semula teras IP Interlaken (Generasi Kedua) kepada Interlaken (Generasi Kedua) Intel FPGA IP mengikut penjenamaan semula Intel. |
— |
— |
| Menambahkan sokongan kadar data 25.8 Gbps untuk bilangan lorong 6 dan 12. |
— |
— |
| Sokongan tambahan untuk simulator selari Cadence Xcelium*. |
— |
— |
Teras IP Interlaken (Generasi Kedua) v2
Jadual 8. Versi 17.1 November 2017
| Penerangan | Kesan | Nota |
| Keluaran awal dalam Perpustakaan IP FPGA Intel. | — | — |
Maklumat Berkaitan
Panduan Pengguna Teras IP Interlaken (Generasi Kedua).
Arkib Panduan Pengguna IP FPGA Intel Interlaken (Generasi Kedua).
| Versi Quartus | Versi Teras IP | Panduan Pengguna |
| 20.2 | 19.3.0 | Panduan Pengguna IP FPGA Interlaken (Generasi Kedua). |
| 19.3 | 19.2.1 | Panduan Pengguna IP FPGA Interlaken (Generasi Kedua). |
| 19.2 | 19.2 | Panduan Pengguna IP FPGA Interlaken (Generasi Kedua). |
| 18.1.1 | 18.1.1 | Panduan Pengguna IP FPGA Interlaken (Generasi Kedua) Intel Stratix 2 |
| 18.1 | 18.1 | Panduan Pengguna IP FPGA Interlaken (Generasi Kedua) Intel Stratix 2 |
| 18.0.1 | 18.0.1 | Panduan Pengguna IP FPGA Interlaken (Generasi Kedua). |
| 18.0 | 18.0 | Panduan Pengguna IP FPGA Intel Interlaken (Generasi Kedua). |
| 17.1 | 17.1 | Panduan Pengguna Teras IP Interlaken (Generasi Kedua). |
Versi IP adalah sama dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, teras IP mempunyai skema versi IP baharu. Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.
Dokumen / Sumber
 |
Nota Keluaran IP FPGA Generasi Kedua intel Interlaken [pdf] Arahan Nota Keluaran IP FPGA Interlaken Ke-2, Nota Keluaran IP Interlaken Ke-2, Nota Keluaran IP FPGA |
