logo intelIntel® FPGA P-Tile Avalon ®
IP penstriman untuk PCI Express*
Reka Bentuk Cthample Panduan Pengguna
Dikemas kini untuk Intel®
Suite Reka Bentuk Perdana Quartus®: 21.3
Versi IP: 6.0.0
Panduan Pengguna

kandungan bersembunyi
1 Reka Bentuk Cthample Huraian
2 Panduan Mula Pantas
3 IP Penstriman Avalon P-jubin untuk Reka Bentuk PCI Express
4 Sejarah Semakan Dokumen untuk Intel P-Tile Avalon
5 Dokumen / Sumber
5.1 Rujukan
6 Catatan Berkaitan

Reka Bentuk Cthample Huraian

1.1. Penerangan Fungsian untuk Reka Bentuk Input/Output Berprogram (PIO) Cthample

Reka bentuk PIO example melakukan pemindahan memori daripada pemproses hos ke peranti sasaran. Dalam bekas iniampOleh itu, pemproses hos meminta satu-dword MemRd dan emWr
TLP.
Reka bentuk PIO example secara automatik mencipta files perlu untuk mensimulasikan dan menyusun dalam perisian Intel Prime. Reka bentuk example meliputi pelbagai parameter. Walau bagaimanapun, ia tidak meliputi semua parameterisasi yang mungkin bagi IP Keras P-Tile untuk PCIe.
Reka bentuk ini example termasuk komponen berikut:

  • Varian Titik Akhir IP Keras (DUT) Penstriman P-Tile Avalon yang dihasilkan dengan parameter yang anda tentukan. Komponen ini memacu data TLP yang diterima ke aplikasi PIO
  • Komponen Aplikasi PIO (APPS), yang melakukan terjemahan yang diperlukan antara TLP PCI Express dan mudah menulis dan membaca Avalon-MM ke memori onchip.
  • Komponen ingatan pada cip (MEM). Untuk reka bentuk 1×16 exampOleh itu, memori pada cip terdiri daripada satu blok memori 16 KB. Untuk reka bentuk 2×8 exampOleh itu, memori pada cip terdiri daripada dua blok memori 16 KB.
  • Tetapkan Semula IP Keluaran: IP ini menahan litar kawalan dalam set semula sehingga peranti telah memasuki mod pengguna sepenuhnya. FPGA menegaskan output INIT_DONE untuk memberi isyarat bahawa peranti berada dalam mod pengguna. IP Reset Release menjana versi terbalik isyarat INIT_DONE dalaman untuk mencipta output nINIT_DONE yang boleh anda gunakan untuk reka bentuk anda. Isyarat nINIT_DONE adalah tinggi sehingga keseluruhan peranti memasuki mod pengguna. Selepas nINIT_DONE menegaskan (rendah), semua logik berada dalam mod pengguna dan beroperasi seperti biasa. Anda boleh menggunakan isyarat nINIT_DONE dalam salah satu cara berikut:
    • Untuk mengawal tetapan semula luaran atau dalaman.
    • Untuk memasukkan input set semula ke transceiver dan PLL I/O.
    • Untuk membolehkan menulis blok reka bentuk seperti blok memori terbenam, mesin keadaan, dan daftar anjakan.
    • Untuk memacu secara serentak daftar tetapan semula port input dalam reka bentuk anda.

Meja ujian simulasi menunjukkan reka bentuk PIO example dan Root Port BFM untuk antara muka dengan Titik Akhir sasaran.
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO 9001:2015 Berdaftar
Rajah 1. Gambarajah Blok untuk Pereka Platform PIO 1×16 Reka Bentuk Cthample Simulasi Testbench

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 5

Rajah 2. Gambarajah Blok untuk Pereka Platform PIO 2×8 Reka Bentuk Cthample Simulasi Testbench

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 6

Program ujian menulis dan membaca kembali data dari lokasi yang sama dalam memori pada cip. Ia membandingkan data yang dibaca dengan hasil yang dijangkakan. Ujian melaporkan, "Simulasi dihentikan kerana berjaya disiapkan" jika tiada ralat berlaku. P-Tile Avalon
Reka bentuk penstriman example menyokong konfigurasi berikut:

  • Gen4 x16 Titik Akhir
  • Gen3 x16 Titik Akhir
  • Gen4 x8x8 Titik Akhir
  • Gen3 x8x8 Titik Akhir

Nota: Meja ujian simulasi untuk reka bentuk PCIe x8x8 PIO example dikonfigurasikan untuk satu pautan PCIe x8 walaupun reka bentuk sebenar melaksanakan dua pautan PCIe x8.
Nota: Reka bentuk ini example hanya menyokong tetapan lalai dalam Editor Parameter IP Penstriman Avalon P-jubin untuk PCI Express.
Rajah 3. Kandungan Sistem Pereka Platform untuk P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Pereka Platform menjana reka bentuk ini sehingga varian Gen4 x16.

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 7

Rajah 4. Kandungan Sistem Pereka Platform untuk P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Pereka Platform menjana reka bentuk ini sehingga varian Gen4 x8x8.

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 8

1.2. Penerangan Fungsian untuk Reka Bentuk Virtualisasi I/O Akar Tunggal (SR-IOV) Cthample
Reka bentuk SR-IOV example melakukan pemindahan memori daripada pemproses hos ke peranti sasaran. Ia menyokong sehingga dua PF dan 32 VF setiap PF.
Reka bentuk SR-IOV example secara automatik mencipta files perlu untuk mensimulasikan dan menyusun dalam perisian Intel Quartus Prime. Anda boleh memuat turun reka bentuk yang disusun ke
Kit Pembangunan Intel Stratix® 10 DX atau Kit Pembangunan Intel Agilex™.
Reka bentuk ini example termasuk komponen berikut:

  • Varian Titik Akhir IP (DUT) Penstriman Avalon P-Tile (Avalon-ST) yang dihasilkan dengan parameter yang anda tentukan. Komponen ini memacu data TLP yang diterima ke aplikasi SR-IOV.
  • Komponen Aplikasi SR-IOV (APPS), yang melaksanakan terjemahan yang diperlukan antara TLP PCI Express dan mudah menulis dan membaca Avalon-ST ke memori pada cip. Untuk komponen APPS SR-IOV, TLP bacaan memori akan menjana Penyusunan dengan data.
    • Untuk reka bentuk SR-IOV exampdengan dua PF dan 32 VF setiap PF, terdapat 66 lokasi memori yang bekas reka bentukample boleh akses. Kedua-dua PF boleh mengakses dua lokasi memori, manakala 64 VF (2 x 32) boleh mengakses 64 lokasi memori.
  • IP Keluaran Tetapkan Semula.
    Meja ujian simulasi menunjukkan reka bentuk SR-IOV example dan Root Port BFM untuk antara muka dengan Titik Akhir sasaran.

Rajah 5. Gambarajah Blok untuk Pereka Platform SR-IOV 1×16 Reka Bentuk Cthample Simulasi Testbench

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 1

Rajah 6. Gambarajah Blok untuk Pereka Platform SR-IOV 2×8 Reka Bentuk Cthample Simulasi Testbench

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 2

Program ujian menulis dan membaca kembali data dari lokasi yang sama dalam memori pada cip merentas 2 PF dan 32 VF setiap PF. Ia membandingkan data yang dibaca dengan yang dijangkakan
hasil. Ujian melaporkan, "Simulasi dihentikan kerana berjaya disiapkan" jika tiada ralat berlaku.
Reka bentuk SR-IOV example menyokong konfigurasi berikut:

  • Gen4 x16 Titik Akhir
  • Gen3 x16 Titik Akhir
  • Gen4 x8x8 Titik Akhir
  • Gen3 x8x8 Titik Akhir

Rajah 7. Kandungan Sistem Pereka Platform untuk P-Tile Avalon-ST dengan SR-IOV untuk PCI Express 1×16 Design Example

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 3

Rajah 8. Kandungan Sistem Pereka Platform untuk P-Tile Avalon-ST dengan SR-IOV untuk PCI Express 2×8 Design Example

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 4

Panduan Mula Pantas

Menggunakan perisian Intel Quartus Prime, anda boleh menjana reka bentuk I/O (PIO) terprogram exampuntuk IP Keras Intel FPGA P-Tile Avalon-ST untuk teras IP PCI Express*. Reka bentuk yang dihasilkan example mencerminkan parameter yang anda tentukan. Bekas PIOample memindahkan data daripada pemproses hos ke peranti sasaran. Ia sesuai untuk aplikasi jalur lebar rendah. Reka bentuk ini example secara automatik mencipta files perlu untuk mensimulasikan dan menyusun dalam perisian Intel Quartus Prime. Anda boleh memuat turun reka bentuk yang disusun ke Papan Pembangunan FPGA anda. Untuk memuat turun ke perkakasan tersuai, kemas kini Tetapan Intel Quartus Prime File (.qsf) dengan tugasan pin yang betul . Rajah 9. Langkah Pembangunan untuk Reka Bentuk Cthample

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 9

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO 9001:2015 Berdaftar
2.1. Struktur Direktori
Rajah 10. Struktur Direktori untuk Reka Bentuk Dijana Cthample

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 10

2.2. Menjana Reka Bentuk Cthample
Rajah 11. Prosedur

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 11

  1. Dalam perisian Intel Quartus Prime Pro Edition, cipta projek baharu (File ➤ Wizard Projek Baharu).
  2. Tentukan Direktori, Nama dan Entiti Peringkat Atas.
  3. Untuk Jenis Projek, terima nilai lalai, Projek kosong. Klik Seterusnya.
  4. Untuk Tambah Files klik Seterusnya.
  5. Untuk Tetapan Keluarga, Peranti & Papan di bawah Keluarga, pilih Intel Agilex atau Intel Stratix 10.
  6. Jika anda memilih Intel Stratix 10 dalam langkah terakhir, pilih Stratix 10 DX dalam menu tarik turun Peranti.
  7. Pilih Peranti Sasaran untuk reka bentuk anda.
  8. Klik Selesai.
  9. Dalam Katalog IP cari dan tambah Intel P-Tile Avalon-ST Hard IP untuk PCI Express.
  10. Dalam kotak dialog Varian IP Baharu, nyatakan nama untuk IP anda. Klik Buat.
  11. Pada tab Tetapan Tahap Atas dan Tetapan PCIe*, nyatakan parameter untuk variasi IP anda. Jika anda menggunakan reka bentuk SR-IOV example, lakukan langkah berikut untuk mendayakan SR-IOV:
    a. Pada tab Peranti PCIe* di bawah tab PCIe* PCI Express / PCI Capabilities, tandai kotak Dayakan berbilang fungsi fizikal.
    b. Pada tab Berbilang Fungsi dan Sistem SR-IOV PCIe*, tandai kotak Dayakan sokongan SR-IOV dan nyatakan bilangan PF dan VF. Untuk konfigurasi x8, tandai kotak Dayakan berbilang fungsi fizikal dan Dayakan sokongan SR-IOV untuk kedua-dua tab PCIe0 dan PCIe1.
    c. Pada tab PCIe* MSI-X di bawah tab PCIe* PCI Express / PCI Capabilities, dayakan ciri MSI-X seperti yang diperlukan.
    d. Pada tab Daftar Alamat Pangkalan PCIe*, dayakan BAR0 untuk PF dan VF.
    e. Tetapan parameter lain tidak disokong untuk reka bentuk ini cthample.
  12. Pada Example Designs tab, buat pilihan berikut:
    a. Untuk Cthample Reka bentuk Files, hidupkan pilihan Simulasi dan Sintesis.
    Jika anda tidak memerlukan simulasi atau sintesis ini files, membiarkan pilihan yang sepadan dimatikan dengan ketara mengurangkan bekasampmasa penjanaan reka bentuk.
    b. Untuk Format HDL Dijana, hanya Verilog tersedia dalam keluaran semasa.
    c. Untuk Kit Pembangunan Sasaran, pilih sama ada Kit Pembangunan FPGA Intel Stratix 10 DX P-Tile ES1, Kit Pembangunan FPGA Pengeluaran P-Tile Intel Stratix 10 DX atau Kit Pembangunan FPGA Intel Agilex F-Series P-Tile ES0.
    13. Pilih Jana Cthample Reka bentuk untuk mencipta reka bentuk exampyang anda boleh simulasi dan muat turun ke perkakasan. Jika anda memilih salah satu papan pembangunan P-Tile, peranti pada papan tersebut akan menimpa peranti yang dipilih sebelum ini dalam projek Intel Quartus Prime jika peranti tersebut berbeza. Apabila gesaan meminta anda untuk menentukan direktori untuk bekas andaampreka bentuk, anda boleh menerima direktori lalai, ./intel_pcie_ptile_ast_0_example_design, atau pilih direktori lain.
    Rajah 12. Example Tab Reka Bentuk
    intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 12
  13. Klik Selesai. Anda boleh menyimpan .ip anda file apabila digesa, tetapi tidak diperlukan untuk dapat menggunakan exampreka bentuk.
  14. Buka bekasampprojek reka bentuk.
  15. Susun bekasampprojek reka bentuk untuk menjana .sof file untuk bekas lengkapampreka bentuk. ini file ialah perkara yang anda muat turun ke papan untuk melaksanakan pengesahan perkakasan.
  16. Tutup bekas andaampprojek reka bentuk.
    Ambil perhatian bahawa anda tidak boleh menukar peruntukan pin PCIe dalam projek Intel Quartus Prime. Walau bagaimanapun, untuk memudahkan penghalaan PCB, anda boleh menggunakan advantage ciri pembalikan lorong dan penyongsangan kekutuban yang disokong oleh IP ini.

2.3. Mensimulasikan Reka Bentuk Cthample
Persediaan simulasi melibatkan penggunaan Root Port Bus Functional Model (BFM) untuk menggunakan P-tile Avalon Streaming IP for PCIe (DUT) seperti yang ditunjukkan dalam berikut.
angka.
Rajah 13. Reka Bentuk PIO Cthample Simulasi Testbench

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 13

Untuk butiran lanjut tentang testbench dan modul di dalamnya, rujuk Testbench pada halaman 15.
Rajah aliran berikut menunjukkan langkah-langkah untuk mensimulasikan reka bentuk example:
Rajah 14. Prosedur

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 14

  1.  Tukar kepada direktori simulasi testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /simulator.
  2. Jalankan skrip simulasi untuk simulator pilihan anda. Rujuk jadual di bawah.
  3. Menganalisis keputusan.

Nota: P-Tile tidak menyokong simulasi PAIP selari.
Jadual 1. Langkah-langkah Menjalankan Simulasi

Simulator Direktori Kerja Arahan
ModelSim* SE, Siemens* EDA QuestaSim*- Edisi FPGA Intel <cthample_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. Ajak vsim (dengan menaip vsim, yang memaparkan tetingkap konsol di mana anda boleh menjalankan arahan berikut).
2. lakukan msim_setup.tcl
Nota: Sebagai alternatif, daripada melakukan Langkah 1 dan 2, anda boleh menaip: vsim -c -do msim_setup.tcl.
3. ld_debug
4. lari -semua
5. Simulasi yang berjaya berakhir dengan mesej berikut, "Simulasi dihentikan kerana berjaya disiapkan!"
VCS* <cthample_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. Taip sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
bersambung…
Simulator Direktori Kerja Arahan
    Nota: Perintah di atas ialah arahan satu baris.
2. Simulasi yang berjaya berakhir dengan mesej berikut, "Simulasi dihentikan kerana berjaya disiapkan!"
Nota: Untuk menjalankan simulasi dalam mod interaktif, gunakan langkah berikut: (jika anda sudah menjana simv boleh laku dalam mod bukan interaktif, padamkan simv dan simv.diadir)
1. Buka vcs_setup.sh file dan tambahkan pilihan nyahpepijat pada arahan VCS: vcs -debug_access+r
2. Susun reka bentuk cthample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1
3. Mulakan simulasi dalam mod interaktif:
simv -gui &

Meja ujian ini mensimulasikan sehingga varian Gen4 x16.
Simulasi melaporkan, "Simulasi dihentikan kerana berjaya disiapkan" jika tiada ralat berlaku.
2.3.1. Meja ujian
Testbench menggunakan modul pemacu ujian, altpcietb_bfm_rp_gen4_x16.sv, untuk memulakan konfigurasi dan transaksi memori. Pada permulaan, modul pemacu ujian memaparkan maklumat daripada daftar Root Port dan Ruang Konfigurasi Titik Akhir, supaya anda boleh mengaitkan dengan parameter yang anda tentukan menggunakan Editor Parameter.
bekas ituampreka bentuk dan testbench dijana secara dinamik berdasarkan konfigurasi yang anda pilih untuk IP P-Tile untuk PCIe. Testbench menggunakan parameter yang anda tentukan dalam Editor Parameter dalam Intel Quartus Prime. Meja ujian ini mensimulasikan sehingga pautan PCI Express ×16 menggunakan antara muka PCI Express bersiri. Reka bentuk testbench membenarkan lebih daripada satu pautan PCI Express untuk disimulasikan pada satu masa. Rajah berikut menunjukkan tahap yang tinggi view daripada reka bentuk PIO example.
Rajah 15. Reka Bentuk PIO Cthample Simulasi Testbench

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 15

Tahap atas meja ujian memaparkan modul utama berikut:

  • altpcietb_bfm_rp_gen4x16.sv —Ini ialah Root Port PCIe BFM.
    //Laluan direktori
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
  • pcie_ed_dut.ip: Ini ialah reka bentuk Endpoint dengan parameter yang anda tentukan.
    //Laluan direktori
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip: Modul ini adalah sasaran dan pemula transaksi untuk reka bentuk PIO example.
    //Laluan direktori
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: Modul ini adalah sasaran dan pemula transaksi untuk reka bentuk SR-IOV bekasample.
    //Laluan direktori
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Rajah 16. Reka Bentuk SR-IOV Cthample Simulasi Testbench

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 16

Di samping itu, testbench mempunyai rutin yang melaksanakan tugas berikut:

  • Menghasilkan jam rujukan untuk Titik Akhir pada frekuensi yang diperlukan.
  • Menyediakan tetapan semula PCI Express semasa permulaan.

Untuk butiran lanjut tentang Root Port BFM, rujuk bab TestBench bagi Intel FPGA P-Tile Avalon streaming IP untuk Panduan Pengguna PCI Express.
Maklumat Berkaitan
Intel FPGA P-Tile Avalon penstriman IP untuk Panduan Pengguna PCI Express
2.3.1.1. Modul Pemandu Ujian
Modul pemacu ujian, intel_pcie_ptile_tbed_hwtcl.v, menjadikan BFM peringkat atasan, altpcietb_bfm_top_rp.v.
BFM peringkat atas menyelesaikan tugas berikut:

  1. Menghidupkan pemandu dan memantau.
  2. Menghidupkan Root Port BFM.
  3. Menghidupkan antara muka bersiri.

Modul konfigurasi, altpcietb_g3bfm_configure.v, melaksanakan tugas berikut:

  1. Mengkonfigurasi dan memberikan BAR.
  2. Mengkonfigurasi Port Root dan Titik Akhir.
  3. Memaparkan tetapan Ruang Konfigurasi, BAR, MSI, MSI-X dan AER yang komprehensif.

2.3.1.2. Reka Bentuk PIO Cthample Testbench

Rajah di bawah menunjukkan reka bentuk PIO examphierarki reka bentuk simulasi. Ujian untuk reka bentuk PIO example ditakrifkan dengan parameter apps_type_hwtcl yang ditetapkan kepada
3. Ujian yang dijalankan di bawah nilai parameter ini ditakrifkan dalam ebfm_cfg_rp_ep_rootport, find_mem_bar dan downstream_loop.
Rajah 17. Reka Bentuk PIO Cthample Hierarki Reka Bentuk Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 17

Testbench bermula dengan latihan pautan dan kemudian mengakses ruang konfigurasi IP untuk penghitungan. Tugas yang dipanggil downstream_loop (ditakrifkan dalam Root Port
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) kemudian melakukan ujian pautan PCIe. Ujian ini terdiri daripada langkah-langkah berikut:

  1. Keluarkan arahan tulis memori untuk menulis satu dword data ke dalam memori pada cip di belakang Endpoint.
  2. Keluarkan arahan baca memori untuk membaca balik data daripada memori pada cip.
  3. Bandingkan data baca dengan data tulis. Jika ia sepadan, ujian mengira ini sebagai Lulus.
  4. Ulangi Langkah 1, 2 dan 3 untuk 10 lelaran.

Penulisan ingatan pertama berlaku sekitar 219 kita. Ia diikuti dengan bacaan memori pada antara muka Avalon-ST RX bagi IP Keras P-jubin untuk PCIe. TLP Penyiapan muncul sejurus selepas permintaan baca memori pada antara muka Avalon-ST TX.
2.3.1.3. Reka Bentuk SR-IOV Cthample Testbench
Rajah di bawah menunjukkan reka bentuk SR-IOV examphierarki reka bentuk simulasi. Ujian untuk reka bentuk SR-IOV example dilakukan oleh tugas yang dipanggil sriov_test,
yang ditakrifkan dalam altpcietb_bfm_cfbp.sv.
Rajah 18. Reka Bentuk SR-IOV Cthample Hierarki Reka Bentuk Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 18

Meja ujian SR-IOV menyokong sehingga dua Fungsi Fizikal (PF) dan 32 Fungsi Maya (VF) setiap PF.
Testbench bermula dengan latihan pautan dan kemudian mengakses ruang konfigurasi IP untuk penghitungan. Selepas itu, ia melakukan langkah-langkah berikut:

  1. Hantar permintaan tulis memori kepada PF diikuti dengan permintaan baca memori untuk membaca semula data yang sama untuk perbandingan. Jika data baca sepadan dengan data tulis, ia adalah
    a Pas. Ujian ini dilakukan oleh tugas yang dipanggil my_test (ditakrifkan dalam altpcietb_bfm_cfbp.v). Ujian ini diulang dua kali untuk setiap PF.
  2. Hantar permintaan tulis memori kepada VF diikuti dengan permintaan baca memori untuk membaca semula data yang sama untuk perbandingan. Jika data baca sepadan dengan data tulis, ia adalah
    a Pas. Ujian ini dilakukan oleh tugas yang dipanggil cfbp_target_test (ditakrifkan dalam altpcietb_bfm_cfbp.v). Ujian ini diulang untuk setiap VF.

Penulisan ingatan pertama berlaku sekitar 263 kita. Ia diikuti dengan bacaan memori pada antara muka Avalon-ST RX PF0 IP Keras P-jubin untuk PCIe. TLP Penyiapan muncul sejurus selepas permintaan baca memori pada antara muka Avalon-ST TX.
2.4. Menyusun Reka Bentuk Cthample

  1. Navigasi ke /intel_pcie_ptile_ast_0_example_design/ dan buka pcie_ed.qpf.
  2. Jika anda memilih salah satu daripada dua kit pembangunan berikut, tetapan berkaitan VID disertakan dalam fail .qsf file daripada reka bentuk yang dihasilkan example, dan anda tidak perlu menambahkannya secara manual. Ambil perhatian bahawa tetapan ini adalah khusus papan.
    • Kit pembangunan FPGA Intel Stratix 10 DX P-Tile ES1
    • Kit pembangunan FPGA Pengeluaran P-Tile Intel Stratix 10 DX
    • Kit pembangunan FPGA Intel Agilex F-Series P-Tile ES0
  3. Pada menu Pemprosesan, pilih Mulakan Penyusunan.

2.5. Memasang Pemacu Kernel Linux

Sebelum anda boleh menguji reka bentuk bekasampDalam perkakasan, anda mesti memasang kernel Linux
pemandu. Anda boleh menggunakan pemacu ini untuk melakukan ujian berikut:
• Ujian pautan PCIe yang melakukan 100 menulis dan membaca
• Ruang ingatan DWORD
membaca dan menulis
• Ruang Konfigurasi DWORD membaca dan menulis
(1)
Di samping itu, anda boleh menggunakan pemacu untuk menukar nilai parameter berikut:
• BAR sedang digunakan
• Peranti yang dipilih (dengan menyatakan nombor bas, peranti dan fungsi (BDF) untuk
peranti)
Lengkapkan langkah berikut untuk memasang pemacu kernel:

  1. Navigasi ke ./software/kernel/linux di bawah exampdirektori penjanaan reka bentuk.
  2. Tukar kebenaran pada pemasangan, muat dan bongkar files:
    $ chmod 777 pasang muat turun
  3. Pasang pemacu:
    $ sudo ./install
  4. Sahkan pemasangan pemacu:
    $ lsmod | grep intel_fpga_pcie_drv
    Hasil yang dijangkakan:
    intel_fpga_pcie_drv 17792 0
  5. Sahkan bahawa Linux mengiktiraf reka bentuk PCIe example:
    $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    Nota: Jika anda telah menukar ID Vendor, gantikan ID Vendor baharu untuk Intel's
    ID vendor dalam arahan ini.
    Hasil yang dijangkakan:
    Pemacu kernel sedang digunakan: intel_fpga_pcie_drv

2.6. Menjalankan Reka Bentuk Example
Berikut ialah operasi ujian yang boleh anda lakukan pada reka bentuk P-Tile Avalon-ST PCIe examples:

  1. Sepanjang panduan pengguna ini, perkataan istilah, DWORD dan QWORD mempunyai makna yang sama seperti yang terdapat dalam Spesifikasi Pangkalan PCI Express. Satu perkataan ialah 16 bit, DWORD ialah 32 bit, dan QWORD ialah 64 bit.

Jadual 2. Operasi Ujian Disokong oleh P-Tile Avalon-ST PCIe Design Examples

 operasi  BAR diperlukan Disokong oleh P-Tile Avalon-ST PCIe Design Example
0: Ujian pautan – 100 menulis dan membaca 0 ya
1: Tulis ruang ingatan 0 ya
2: Baca ruang ingatan 0 ya
3: Tulis ruang konfigurasi T/A ya
4: Baca ruang konfigurasi T/A ya
5: Tukar BAR T/A ya
6: Tukar peranti T/A ya
7: Dayakan SR-IOV T/A Ya (*)
8: Lakukan ujian pautan untuk setiap fungsi maya yang didayakan kepunyaan peranti semasa  T/A  Ya (*)
9: Lakukan DMA T/A Tidak
10: Berhenti dari program T/A ya

Nota: (*) Operasi ujian ini tersedia hanya apabila reka bentuk SR-IOV example dipilih.
2.6.1. Menjalankan PIO Design Example

  1. Navigasi ke ./software/user/example di bawah reka bentuk exampdirektori le.
  2. Susun reka bentuk examppermohonan:
    $ buat
  3. Jalankan ujian:
    $ sudo ./intel_fpga_pcie_link_test
    Anda boleh menjalankan ujian pautan Intel FPGA IP PCIe dalam mod manual atau automatik. Pilih daripada:
    • Dalam mod automatik, aplikasi memilih peranti secara automatik. Ujian ini memilih peranti Intel PCIe dengan BDF terendah dengan memadankan ID Vendor.
    Ujian ini juga memilih BAR terendah yang tersedia.
    • Dalam mod manual, ujian menanyakan anda tentang nombor bas, peranti dan fungsi serta BAR.
    Untuk Intel Stratix 10 DX atau Intel Agilex Development Kit, anda boleh menentukan
    BDF dengan menaip arahan berikut:
    $ lspci -d 1172:
    4. Berikut ialah samptranskrip untuk mod automatik dan manual:
    Mod automatik:

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 19intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 20

Mod manual:

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 21

Maklumat Berkaitan
Pemeriksa Pautan PCIe Selesaiview
Gunakan Pemeriksa Pautan PCIe untuk memantau pautan pada Lapisan Fizikal, Pautan Data dan Transaksi.
2.6.2. Menjalankan SR-IOV Design Example

Berikut ialah langkah-langkah untuk menguji reka bentuk SR-IOV examptentang perkakasan:

  1. Jalankan ujian pautan Intel FPGA IP PCIe dengan menjalankan sudo ./
    perintah intel_fpga_pcie_link_test dan kemudian pilih pilihan 1:
    Pilih peranti secara manual.
  2. Masukkan BDF bagi fungsi fizikal yang fungsi maya diperuntukkan.
  3. Masukkan BAR “0” untuk meneruskan ke menu ujian.
  4. Masukkan pilihan 7 untuk mendayakan SR-IOV untuk peranti semasa.
  5. Masukkan bilangan fungsi maya untuk didayakan untuk peranti semasa.
    intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 22
  6. Masukkan pilihan 8 untuk melakukan ujian pautan bagi setiap fungsi maya yang didayakan yang diperuntukkan untuk fungsi fizikal. Aplikasi ujian pautan akan melakukan 100 penulisan memori dengan satu dword data setiap satu dan kemudian membaca data kembali untuk disemak. Aplikasi akan mencetak bilangan fungsi maya yang gagal dalam ujian pautan pada akhir ujian.
    intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 237. Dalam terminal baharu, jalankan lspci –d 1172: | grep -c arahan “Altera” untuk mengesahkan penghitungan PF dan VF. Hasil yang dijangkakan ialah jumlah bilangan fungsi fizikal dan bilangan fungsi maya.

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - 24

IP Penstriman Avalon P-jubin untuk Reka Bentuk PCI Express

Example Arkib Panduan Pengguna

Versi Intel Quartus Prime Panduan Pengguna
21.2 IP Penstriman Avalon P-jubin untuk Reka Bentuk PCI Express Example Panduan Pengguna
20.3 IP Penstriman Avalon P-jubin untuk Reka Bentuk PCI Express Example Panduan Pengguna
20.2 IP Penstriman Avalon P-jubin untuk Reka Bentuk PCI Express Example Panduan Pengguna
20.1 IP Penstriman Avalon P-jubin untuk Reka Bentuk PCI Express Example Panduan Pengguna
19.4 IP Penstriman Avalon P-jubin untuk Reka Bentuk PCI Express Example Panduan Pengguna
19.1.1 IP Penstriman Avalon P-jubin untuk Reka Bentuk PCI Express Example Panduan Pengguna

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO
9001:2015
Berdaftar

Sejarah Semakan Dokumen untuk Intel P-Tile Avalon

Menstrim IP Keras untuk Reka Bentuk PCIe Example Panduan Pengguna

Versi Dokumen Versi Intel Quartus Prime Versi IP Perubahan
2021.10.04 21.3 6.0.0 Mengubah konfigurasi yang disokong untuk reka bentuk SR-IOV example daripada Gen3 x16 EP dan Gen4 x16 EP kepada Gen3 x8 EP dan Gen4 x8 EP dalam Penerangan Fungsian untuk Ex Reka Bentuk Virtualisasi I/O Root Tunggal (SR-IOV)ampbahagian le.
Menambah sokongan untuk Kit Pembangunan FPGA Pengeluaran FPGA Intel Stratix 10 DX P-tile pada Generating the Design Exampbahagian le.
2021.07.01 21.2 5.0.0 Mengalih keluar bentuk gelombang simulasi untuk reka bentuk PIO dan SR-IOV examples daripada bahagian Mensimulasikan Reka Bentuk Cthample.
Mengemas kini arahan untuk memaparkan BDF dalam bahagian
Menjalankan PIO Design Example.
2020.10.05 20.3 3.1.0 Mengalih keluar bahagian Daftar sejak reka bentuk Avalon Streaming examples tidak mempunyai daftar kawalan.
2020.07.10 20.2 3.0.0 Menambah bentuk gelombang simulasi, huraian kes ujian dan huraian keputusan ujian untuk reka bentuk examples.
Menambahkan arahan simulasi untuk simulator ModelSim pada Simulating the Design Exampbahagian le.
2020.05.07 20.1 2.0.0 Mengemas kini tajuk dokumen kepada Intel FPGA P-Tile Avalon streaming IP untuk PCI Express Design ExampPanduan Pengguna untuk memenuhi garis panduan penamaan undang-undang baharu.
Mengemas kini arahan simulasi mod interaktif VCS.
2019.12.16 19.4 1.1.0 Menambahkan reka bentuk SR-IOV examppenerangan itu.
2019.11.13 19.3 1.0.0 Menambahkan Gen4 x8 Endpoint dan Gen3 x8 Endpoint pada senarai konfigurasi yang disokong.
2019.05.03 19.1.1 1.0.0 Keluaran awal.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO
9001:2015
Berdaftar

logo intelSIMBOL Versi Dalam Talian
intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example - ikon Hantar Maklum Balas
ID: 683038
UG-20234
Versi: 2021.10.04

Dokumen / Sumber

intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example [pdf] Panduan Pengguna
FPGA P-Tile, IP Penstriman Avalon untuk Reka Bentuk PCI Express Example, FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Exampdan, FPGA P-Tile Avalon Streaming IP

Rujukan

Catatan Berkaitan

Tinggalkan komen

Alamat e-mel anda tidak akan diterbitkan. Medan yang diperlukan ditanda *