intel F-Tile Interlaken FPGA IPDesign Example Panduan Pengguna

 

Dikemas kini untuk Suite Reka Bentuk Perdana Intel® Quartus®: 21.4
Versi IP: 3.1.0

1. Panduan Mula Pantas

Teras IP F-Tile Interlaken Intel® FPGA menyediakan meja ujian simulasi dan reka bentuk perkakasan example yang menyokong kompilasi dan ujian perkakasan. Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk.

Meja ujian dan reka bentuk example menyokong mod NRZ dan PAM4 untuk peranti F-jubin.
Teras IP F-Tile Interlaken Intel FPGA menjana reka bentuk examples untuk gabungan bilangan lorong dan kadar data yang disokong berikut.

Jadual 1. Gabungan Bilangan Lorong dan Kadar Data yang Disokong IP
Gabungan berikut disokong dalam perisian Intel Quartus® Prime Pro Edition versi 21.4. Semua
kombinasi lain akan disokong dalam versi masa depan Intel Quartus Prime Pro Edition.

 

Rajah 1. Langkah Pembangunan untuk Reka Bentuk Cthample

(1) Varian ini menyokong Mod Interlaken Look-side.
(2) Untuk reka bentuk konfigurasi 10 lorong, jubin F memerlukan 12 lorong TX PMA untuk mendayakan masa transceiver terikat untuk meminimumkan condong saluran.

*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

Reka bentuk teras F-Tile Interlaken Intel FPGA IP example menyokong ciri berikut:

• Mod gelung balik bersiri TX ke RX dalaman
• Menjana paket saiz tetap secara automatik
• Keupayaan semakan paket asas
• Keupayaan untuk menggunakan Konsol Sistem untuk menetapkan semula reka bentuk untuk tujuan ujian semula

Rajah 2. Rajah Blok Aras Tinggi

Maklumat Berkaitan

• Panduan Pengguna IP FPGA Intel F-Tile Interlaken
• Nota Keluaran IP Intel FPGA F-Tile Interlaken

1.1. Keperluan Perkakasan dan Perisian
Untuk menguji bekasampreka bentuk, gunakan perkakasan dan perisian berikut:

• Perisian Intel Quartus Prime Pro Edition versi 21.4
• Konsol sistem tersedia dengan perisian Intel Quartus Prime Pro Edition
• Simulator yang disokong:
  — Synopsys* VCS*
  — Synopsys VCS MX
  — Siemens* EDA ModelSim* SE atau Questa*
  — Irama* Xcelium*
• Kit Pembangunan Intel Agilex™ I-Series Transceiver-SoC

1.2. Menjana Reka Bentuk
Rajah 3. Prosedur

Ikuti langkah ini untuk menjana reka bentuk example dan testbench:

1. Dalam perisian Intel Quartus Prime Pro Edition, klik File ➤ Wizard Projek Baharu untuk mencipta projek Intel Quartus Prime baharu, atau klik File ➤ Open Project untuk membuka projek Intel Quartus Prime sedia ada. Wizard menggesa anda untuk menentukan peranti.
2. Tentukan keluarga peranti Agilex dan pilih peranti dengan F-Tile untuk reka bentuk anda.
3. Dalam Katalog IP, cari dan klik dua kali F-Tile Interlaken Intel FPGA IP. Tetingkap Varian IP Baharu muncul.
4. Tentukan nama peringkat teratas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .ip.
5. Klik OK. Editor parameter muncul.

Rajah 4. Cthample Tab Reka Bentuk

6. Pada tab IP, nyatakan parameter untuk variasi teras IP anda.
7. Pada Examppada tab Reka Bentuk, pilih pilihan Simulasi untuk menjana meja ujian. Pilih pilihan Sintesis untuk menjana reka bentuk perkakasan cthample. Anda mesti memilih sekurang-kurangnya satu daripada pilihan Simulasi dan Sintesis untuk menjana ex reka bentukample.
8. Untuk Format HDL Dihasilkan, kedua-dua pilihan Verilog dan VHDL tersedia.
9. Untuk Kit Pembangunan Sasaran, pilih Kit Pembangunan Transceiver-SOC Agilex I-Series.

Nota: Apabila anda memilih pilihan Development Kit, penetapan pin ditetapkan mengikut nombor bahagian peranti Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) dan mungkin berbeza daripada peranti pilihan anda. Jika anda berhasrat untuk menguji reka bentuk pada perkakasan pada PCB yang berbeza, pilih Tiada pilihan kit pembangunan dan buat penetapan pin yang sesuai dalam .qsf file
10. Klik Jana Cthample Reka bentuk. Pilihan Examptetingkap Direktori Reka Bentuk muncul.
11. Jika anda ingin mengubah suai reka bentuk examplaluan direktori atau nama daripada lalai yang dipaparkan (ilk_f_0_example_design), semak imbas ke laluan baharu dan taip ex reka bentuk baharuample nama direktori.
12. Klik OK.

Nota: Dalam reka bentuk F-Tile Interlaken Intel FPGA IP exampOleh itu, SystemPLL dimulakan secara automatik dan disambungkan ke teras F-Tile Interlaken Intel FPGA IP. Laluan hierarki SystemPLL dalam reka bentuk example ialah:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL dalam reka bentuk example berkongsi jam rujukan 156.26 MHz yang sama dengan Pemancar.

1.3. Struktur Direktori
Teras F-Tile Interlaken Intel FPGA IP menjana yang berikut files untuk reka bentuk
example:
Rajah 5. Struktur Direktori

Jadual 2. Reka Bentuk Perkakasan Cthample File Penerangan
Ini files berada dalamample_installation_dir>/ilk_f_0_exampdirektori le_design.

Jadual 3. Testbench File Penerangan
ini file berada dalamample_installation_dir>/ilk_f_0_example_design/exampdirektori le_design/rtl.

Jadual 4. Skrip Testbench
Ini files berada dalamample_installation_dir>/ilk_f_0_example_design/exampdirektori le_design/testbench.

1.4. Mensimulasikan Reka Bentuk Cthample Testbench
Rajah 6. Prosedur

Ikuti langkah ini untuk mensimulasikan testbench:

1. Pada gesaan arahan, tukar kepada direktori simulasi testbench. Laluan direktori ialahample_installation_dir>/example_design/testbench.
2. Jalankan skrip simulasi untuk simulator yang disokong pilihan anda. Skrip menyusun dan menjalankan testbench dalam simulator. Skrip anda hendaklah menyemak sama ada kiraan SOP dan EOP sepadan selepas simulasi selesai.

Jadual 5. Langkah Menjalankan Simulasi

3. Menganalisis keputusan. Simulasi yang berjaya menghantar dan menerima paket, dan memaparkan "Ujian LULUS".
Meja ujian untuk reka bentuk example menyelesaikan tugasan berikut:

• Menghidupkan teras F-Tile Interlaken Intel FPGA IP.
• Mencetak status PHY.
• Menyemak penyegerakan metaframe (SYNC_LOCK) dan sempadan perkataan (blok).
  (WORD_LOCK).
• Menunggu lorong individu dikunci dan dijajarkan.
• Mula menghantar paket.
• Menyemak statistik paket:
  — Ralat CRC24
  - SOP
  - EOP

S berikutample output menggambarkan ujian simulasi yang berjaya dijalankan:

Nota: Reka bentuk Interlaken example simulation testbench menghantar 100 paket dan menerima 100 paket.

S berikutampoutput menggambarkan kejayaan ujian simulasi yang dijalankan untuk mod Interlaken Look-aside:

1.5. Menyusun dan Mengkonfigurasi Reka Bentuk Perkakasan Cthample

1. Pastikan bekasamppenjanaan reka bentuk selesai.
2. Dalam perisian Intel Quartus Prime Pro Edition, buka projek Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. pada Memproses menu, klik Mulakan Penyusunan.
4. Selepas penyusunan berjaya, .sof file tersedia dalam direktori yang anda tentukan.
   Ikuti langkah-langkah ini untuk memprogram perkakasan exampreka bentuk pada peranti Intel Agilex dengan F-tile:
   a. Sambungkan Kit Pembangunan ke komputer hos.
   b. Lancarkan aplikasi Kawalan Jam, yang merupakan sebahagian daripada kit pembangunan. Tetapkan frekuensi baharu untuk reka bentuk example seperti berikut:
   • Untuk mod NRZ:
   — Si5391 (U18), OUT0: Tetapkan kepada nilai pll_ref_clk(3) mengikut keperluan reka bentuk anda.
   • Untuk mod PAM:
   — Si5391 (U45), OUT1: Tetapkan kepada nilai pll_ref_clk(3) mengikut keperluan reka bentuk anda.
   — Si5391 (U19), OUT1: Tetapkan kepada nilai mac_pll_ref_clk(3) mengikut keperluan reka bentuk anda. c. klik Alatan ➤ Pengaturcara ➤ Persediaan Perkakasan.
   d. Pilih peranti pengaturcaraan. Tambah Kit Pembangunan Intel Agilex I-Series Transceiver-SoC.
   e. Memastikan bahawa Mod ditetapkan kepada JTAG.
   f. Pilih peranti Intel Agilex I-Series dan klik Tambah Peranti. Pengaturcara memaparkan gambar rajah sambungan antara peranti pada papan anda.
   g. Tandai kotak untuk .sof.
   h. Tandai kotak dalam Program/Konfigurasi lajur.
   i. klik Mulakan.

1.6. Menguji Reka Bentuk Perkakasan Cthample
Selepas anda menyusun reka bentuk F-tile Interlaken Intel FPGA IP exampdan konfigurasikan peranti anda, anda boleh menggunakan Konsol Sistem untuk memprogramkan teras IP dan daftarnya.

Ikuti langkah ini untuk memaparkan Konsol Sistem dan menguji reka bentuk perkakasan example:

• Tiada ralat untuk CRC32, CRC24 dan penyemak.
• SOP dan EOP yang dihantar hendaklah sepadan dengan SOP dan EOP yang diterima.

S berikutampoutput menggambarkan ujian yang berjaya dijalankan dalam mod Interlaken:

S berikutampoutput menggambarkan ujian yang berjaya dijalankan dalam mod Interlaken Lookaside:

 

2. Reka Bentuk Cthample Huraian

Reka bentuk example menunjukkan kefungsian teras IP Interlaken.

2.1. Reka Bentuk Cthample Komponen
bekas ituampreka bentuk menghubungkan sistem dan jam rujukan PLL dan komponen reka bentuk yang diperlukan. bekas ituampreka bentuk mengkonfigurasi teras IP dalam mod gelung balik dalaman dan menjana paket pada antara muka pemindahan data pengguna teras IP TX. Teras IP menghantar paket ini pada laluan gelung balik dalaman melalui transceiver.

Selepas penerima teras IP menerima paket pada laluan loopback, ia memproses paket Interlaken dan menghantarnya pada antara muka pemindahan data pengguna RX. bekas ituampreka bentuk menyemak bahawa paket yang diterima dan dihantar sepadan.

Reka bentuk F-Tile Interlaken Intel FPGA IP example termasuk komponen berikut:

1. F-Tile Interlaken Intel FPGA IP teras
2. Penjana Paket dan Penyemak Paket
3. Rujukan F-Jubin dan Jam PLL Sistem Teras IP FPGA Intel

2.2. Reka Bentuk Cthample Aliran
Reka bentuk perkakasan F-Tile Interlaken Intel FPGA IP example melengkapkan langkah-langkah berikut:

1. Tetapkan semula F-tile Interlaken Intel FPGA IP dan F-Tile.
2. Lepaskan tetapan semula pada IP Interlaken (tetapan semula sistem) dan F-jubin TX (tile_tx_rst_n).
3. Mengkonfigurasi IP FPGA Intel Interlaken F-jubin dalam mod gelung balik dalaman.
4. Lepaskan tetapan semula F-tile RX (tile_rx_rst_n).
5. Menghantar aliran paket Interlaken dengan data pratakrif dalam muatan ke antara muka pemindahan data pengguna TX teras IP.
6. Menyemak paket yang diterima dan melaporkan status. Penyemak paket disertakan dalam reka bentuk perkakasan cthample menyediakan keupayaan semakan paket asas berikut:
   • Periksa sama ada urutan paket yang dihantar adalah betul.
   • Semak bahawa data yang diterima sepadan dengan nilai yang dijangkakan dengan memastikan kedua-dua kiraan permulaan paket (SOP) dan penghujung paket (EOP) sejajar semasa data dihantar dan diterima.

*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

2.3. Isyarat Antara Muka
Jadual 6. Reka Bentuk Cthample Isyarat Antara Muka

2.4. Daftar Peta

Nota:

• Reka Bentuk Cthampalamat daftar le bermula dengan 0x20** manakala alamat daftar teras IP Interlaken bermula dengan 0x10**.
• Alamat daftar F-tile PHY bermula dengan 0x30** manakala alamat daftar F-tile FEC bermula dengan 0x40**. Daftar FEC hanya tersedia dalam mod PAM4.
• Kod akses: RO—Baca Sahaja, dan RW—Baca/Tulis.
• Konsol sistem membaca reka bentuk example mendaftar dan melaporkan status ujian pada skrin.

Jadual 7. Reka Bentuk Cthample Daftar Peta

Jadual 8. Reka Bentuk CthampPeta Daftar untuk Interlaken Look-Aside Design Example
Gunakan peta daftar ini apabila anda menjana bekas reka bentukample dengan Dayakan parameter Mod Pandang Ketepi Interlaken dihidupkan.

2.5. Tetapkan semula
Dalam teras IP F-Tile Interlaken Intel FPGA, anda memulakan tetapan semula (reset_n=0) dan tahan sehingga teras IP mengembalikan pengenalan semula (reset_ack_n=0). Selepas tetapan semula dialih keluar (reset_n=1), penetapan semula mengakui kembali kepada keadaan asalnya (reset_ack_n=1). Dalam reka bentuk exampOleh itu, daftar rst_ack_sticky memegang penegasan mengakui penetapan semula dan kemudian mencetuskan penyingkiran tetapan semula (reset_n=1). Anda boleh menggunakan kaedah alternatif yang sesuai dengan keperluan reka bentuk anda.

Penting: Dalam mana-mana senario di mana gelung balik bersiri dalaman diperlukan, anda mesti melepaskan TX dan RX jubin F secara berasingan dalam susunan tertentu. Rujuk skrip konsol sistem untuk maklumat lanjut.

Rajah 7. Tetapkan Semula Jujukan dalam Mod NRZ

Rajah 8. Tetapkan Semula Jujukan dalam Mod PAM4

 

3. F-Tile Interlaken Intel FPGA IP Design Example Arkib Panduan Pengguna

Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.

 

4. Sejarah Semakan Dokumen untuk F-Tile Interlaken Intel FPGA IP Design Example Panduan Pengguna

 

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya kepada semasa
spesifikasi mengikut waranti standard Intel, tetapi berhak untuk membuat perubahan kepada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.

 

Baca Lebih Lanjut Mengenai Manual Ini & Muat Turun PDF:

Dokumen / Sumber

intel F-Tile Interlaken FPGA IPDesign Example [pdf] Panduan Pengguna F-Tile Interlaken FPGA IPDesign Example

Rujukan

• Manual Pengguna