Antara Muka Memori Luaran Intel Stratix 10 FPGA IP Design Example

Reka Bentuk CthampPanduan Mula Pantas untuk Antara Muka Memori Luaran Intel® Stratix® 10 FPGA IP

Antara muka baharu dan reka bentuk yang lebih automatik cthampaliran tersedia untuk antara muka memori luaran Intel® Stratix® 10. ExampTab le Designs dalam editor parameter membolehkan anda menentukan penciptaan sintesis dan simulasi file set yang boleh anda gunakan untuk mengesahkan IP EMIF anda. Anda boleh menjana bekasampreka bentuk khusus untuk kit pembangunan Intel FPGA, atau untuk mana-mana IP EMIF yang anda jana.

Rajah 1. Reka Bentuk Am Cthample Aliran kerja

Rajah 2. Menjana EMIF CthampReka Bentuk Dengan Kit Pembangunan Intel Stratix 10

Mencipta Projek EMIF

Untuk perisian Intel Quartus® Prime versi 17.1 dan lebih baru, anda mesti mencipta projek Intel Quartus Prime sebelum menjana IP EMIF dan bekas reka bentukample.

1. Lancarkan perisian Intel Quartus Prime dan pilih File ➤ Project Wizard Baharu. Klik Seterusnya.
2. Tentukan direktori dan nme untuk projek yang anda ingin buat. Klik Seterusnya.
3. Sahkan bahawa Projek Kosong telah dipilih. Klik Seterusnya dua kali.
4. Di bawah Penapis nama, taip nombor bahagian peranti.
5. Di bawah Peranti yang tersedia, pilih peranti yang sesuai.
6. Klik Selesai.

Menjana dan Mengkonfigurasi IP EMIF

Langkah berikut menggambarkan cara menjana dan mengkonfigurasi IP EMIF. Panduan ini mencipta antara muka DDR4, tetapi langkah-langkahnya adalah serupa untuk protokol lain.

1. Dalam tetingkap Katalog IP, pilih Antara Muka Memori Luaran Intel Stratix 10. (Jika tetingkap Katalog IP tidak kelihatan, pilih View ➤ Windows Utiliti ➤ Katalog IP.)
2. Dalam Editor Parameter IP, berikan nama entiti untuk IP EMIF (nama yang anda berikan di sini menjadi file nama untuk IP) dan tentukan direktori. Klik Buat.
3. Editor parameter mempunyai berbilang tab di mana anda mesti mengkonfigurasi parameter untuk mencerminkan pelaksanaan EMIF anda:

Garis Panduan Editor Parameter Intel Stratix 10 EMIF

Jadual 1. Garis Panduan Editor Parameter EMIF

Tab Editor Parameter	Garis panduan
Umum	Pastikan parameter berikut dimasukkan dengan betul: • Gred kelajuan untuk peranti. • Kekerapan jam memori. • Kekerapan jam rujukan PLL.
Ingatan	• Rujuk helaian data untuk peranti memori anda memasukkan parameter pada Ingatan tab. • Anda juga harus memasukkan lokasi tertentu untuk PIN ALERT#. (Terpakai pada protokol memori DDR4 sahaja.)
Mem I/O	• Untuk penyiasatan projek awal, anda boleh menggunakan tetapan lalai pada Mem I/O tab. • Untuk pengesahan reka bentuk lanjutan, anda harus melakukan simulasi papan untuk memperoleh tetapan penamatan yang optimum.
FPGA I/O	• Untuk penyiasatan projek awal, anda boleh menggunakan tetapan lalai pada FPGA I/O tab. • Untuk pengesahan reka bentuk lanjutan, anda harus melakukan simulasi papan dengan model IBIS yang berkaitan untuk memilih piawaian I/O yang sesuai.
Mem Masa	• Untuk penyiasatan projek awal, anda boleh menggunakan tetapan lalai pada Mem Masa tab. • Untuk pengesahan reka bentuk lanjutan, anda harus memasukkan parameter mengikut helaian data peranti memori anda.
Papan	• Untuk penyiasatan projek awal, anda boleh menggunakan tetapan lalai pada Papan tab. • Untuk pengesahan reka bentuk lanjutan dan penutupan masa yang tepat, anda harus melakukan simulasi papan untuk memperoleh gangguan intersimbol (ISI)/ crosstalk yang tepat dan maklumat condong papan dan pakej, dan masukkannya pada Papan tab.
Pengawal	Tetapkan parameter pengawal mengikut konfigurasi dan tingkah laku yang diingini untuk pengawal memori anda.
Diagnostik	Anda boleh menggunakan parameter pada Diagnostik tab untuk membantu dalam menguji dan menyahpepijat antara muka memori anda.
Example Designs	The Example Designs tab membolehkan anda menjana reka bentuk examples untuk sintesis dan untuk simulasi. Reka bentuk yang dihasilkan example ialah sistem EMIF lengkap yang terdiri daripada IP EMIF dan pemacu yang menjana trafik rawak untuk mengesahkan antara muka memori.

Untuk maklumat terperinci tentang parameter individu, rujuk bab yang sesuai untuk protokol ingatan anda dalam Panduan Pengguna IP Antara Muka Memori Luaran Intel Stratix 10.

Menjana Reka Bentuk EMIF Boleh Disintesis Example

Untuk kit pembangunan Intel Stratix 10, adalah memadai untuk meninggalkan kebanyakan tetapan IP EMIF Intel Stratix 10 pada nilai lalainya. Untuk menjana reka bentuk yang boleh disintesis example, ikuti langkah berikut:

1. Pada tab Diagnostik, dayakan EMIF Debug Toolkit/On-Chip Debug Port dan In-System-Sources-and-Probes untuk menyediakan akses kepada ciri nyahpepijat yang tersedia.
2. Pada Example Designs tab, pastikan kotak Synthesis ditandakan.
3. Konfigurasikan IP EMIF dan klik Jana Example Design di penjuru kanan sebelah atas tetingkap.
4. Tentukan direktori untuk reka bentuk EMIF cthample dan klik OK. Penjanaan reka bentuk EMIF yang berjaya example mencipta yang berikut fileditetapkan di bawah direktori qii.

Rajah 3. Reka Bentuk Boleh Synthesizable Dijana Cthample File Struktur

Nota: Jika anda tidak memilih kotak semak Simulasi atau Sintesis, direktori destinasi akan mengandungi reka bentuk Pereka Platform files, yang tidak boleh disusun oleh perisian Intel Quartus Prime secara langsung, tetapi boleh viewdiedit atau disunting di bawah Pereka Platform. Dalam keadaan ini anda boleh menjalankan arahan berikut untuk menjana sintesis dan simulasi file set.

• Untuk mencipta projek boleh kompilasi, anda mesti menjalankan skrip quartus_sh -t make_qii_design.tcl dalam direktori destinasi.
• Untuk mencipta projek simulasi, anda mesti menjalankan skrip quartus_sh -t make_sim_design.tcl dalam direktori destinasi.

Maklumat Berkaitan

• Sintesis Cthample Design pada halaman 19
• Perihalan Parameter IP Intel Stratix 10 EMIF untuk DDR3
• Perihalan Parameter IP Intel Stratix 10 EMIF untuk DDR4
• Perihalan Parameter IP Intel Stratix 10 EMIF untuk QDRII/II+/Xtreme
• Perihalan Parameter IP Intel Stratix 10 EMIF untuk QDR-IV
• Perihalan Parameter IP Intel Stratix 10 EMIF untuk RLDRAM 3

Menjana Reka Bentuk EMIF Example untuk Simulasi
Untuk kit pembangunan Intel Stratix 10, adalah memadai untuk meninggalkan kebanyakan tetapan IP EMIF Intel Stratix 10 pada nilai lalainya. Untuk menjana reka bentuk example untuk
simulasi, ikuti langkah berikut:

1. Pada tab Diagnostik, anda boleh memilih antara dua mod penentukuran: Langkau Penentukuran dan Penentukuran Penuh. (Untuk butiran tentang mod ini, rujuk Simulasi Berbanding Pelaksanaan Perkakasan, kemudian dalam bab ini.) Untuk mengurangkan masa simulasi, pilih PHY Abstrak untuk simulasi pantas.
2. Pada Example Designs tab, pastikan kotak Simulasi ditandakan. Pilih juga format HDL Simulasi yang diperlukan, sama ada Verilog atau VHDL.
3. Konfigurasikan IP EMIF dan klik Jana Example Design di penjuru kanan sebelah atas tetingkap.
4. Tentukan direktori untuk reka bentuk EMIF cthample dan klik OK.

Penjanaan reka bentuk EMIF yang berjaya example mencipta berbilang file set untuk pelbagai simulator yang disokong, di bawah direktori sim/ed_sim.

Rajah 4. Reka Bentuk Simulasi Dijana Cthample File Struktur

Nota: Jika anda tidak memilih kotak semak Simulasi atau Sintesis, direktori destinasi akan mengandungi reka bentuk Pereka Platform files, yang tidak boleh disusun oleh perisian Intel Quartus Prime secara langsung, tetapi boleh viewdiedit atau disunting di bawah Pereka Platform. Dalam keadaan ini anda boleh menjalankan arahan berikut untuk menjana sintesis dan simulasi file set.

• Untuk mencipta projek boleh kompilasi, anda mesti menjalankan skrip quartus_sh -t make_qii_design.tcl dalam direktori destinasi.
• Untuk mencipta projek simulasi, anda mesti menjalankan skrip quartus_sh -t make_sim_design.tcl dalam direktori destinasi.

Maklumat Berkaitan
• Simulasi CthampReka bentuk pada
• Intel Stratix 10 EMIF IP – Mensimulasikan IP Memori
• Simulasi Berbanding Perkakasan Pelaksanaan pada

Simulasi Berbanding Pelaksanaan Perkakasan
Untuk simulasi antara muka memori luaran, anda boleh memilih sama ada langkau penentukuran atau penentukuran penuh pada tab Diagnostik semasa penjanaan IP.
Model Simulasi EMIF
Jadual ini membandingkan ciri-ciri penentukuran langkau dan model penentukuran penuh.

Jadual 2. Model Simulasi EMIF: Langkau Penentukuran berbanding Penentukuran Penuh

Langkau Penentukuran	Penentukuran Penuh
Simulasi peringkat sistem memfokuskan pada logik pengguna.	Simulasi antara muka memori memfokuskan pada penentukuran.
Butiran penentukuran tidak ditangkap.	Menangkap semua stages penentukuran.
Mempunyai keupayaan untuk menyimpan dan mendapatkan semula data.	Termasuk meratakan, meja makan per-bit, dsb.
Mewakili kecekapan yang tepat.
Tidak menganggap papan condong.

Simulasi RTL Berbanding Pelaksanaan Perkakasan

Jadual ini menyerlahkan perbezaan utama antara simulasi EMIF dan pelaksanaan perkakasan.

Jadual 3. Simulasi EMIF RTL Berbanding Pelaksanaan Perkakasan

Simulasi RTL	Pelaksanaan Perkakasan
Kod permulaan dan penentukuran Nios® dilaksanakan secara selari.	Kod permulaan dan penentukuran Nios dilaksanakan secara berurutan.
Antara muka menegaskan isyarat isyarat cal_done secara serentak dalam simulasi.	Operasi fitter menentukan susunan penentukuran, dan antara muka tidak menegaskan cal_done secara serentak.

Anda harus menjalankan simulasi RTL berdasarkan corak trafik untuk aplikasi reka bentuk anda. Ambil perhatian bahawa simulasi RTL tidak memodelkan kelewatan surih PCB yang boleh menyebabkan percanggahan dalam kependaman antara simulasi RTL dan pelaksanaan perkakasan.

Mensimulasikan IP Antara Muka Memori Luaran Dengan ModelSim

Prosedur ini menunjukkan cara untuk mensimulasikan reka bentuk EMIF example.

1. Lancarkan perisian Mentor Graphics* ModelSim dan pilih File ➤ Tukar Direktori. Navigasi ke direktori sim/ed_sim/mentor dalam reka bentuk yang dihasilkan example folder.
2. Sahkan bahawa tetingkap Transkrip dipaparkan di bahagian bawah skrin. Jika tetingkap Transkrip tidak kelihatan, paparkannya dengan mengklik View ➤ Transkrip.
3. Dalam tetingkap Transkrip, jalankan sumber msim_setup.tcl.
4. Selepas sumber msim_setup.tcl selesai dijalankan, jalankan ld_debug dalam tetingkap Transkrip.
5. Selepas ld_debug selesai berjalan, sahkan bahawa tetingkap Objek dipaparkan. Jika tetingkap Objek tidak kelihatan, paparkannya dengan mengklik View ➤ Objek.
6. Dalam tetingkap Objek, pilih isyarat yang anda mahu simulasi dengan mengklik kanan dan memilih Tambah Gelombang.
7. Selepas anda selesai memilih isyarat untuk simulasi, laksanakan run -all dalam tetingkap VTranscript. Simulasi berjalan sehingga ia selesai.
8. Jika simulasi tidak kelihatan, klik View ➤ Gelombang.

Maklumat Berkaitan
Intel Stratix 10 EMIF IP – Mensimulasikan IP Memori

Penempatan Pin untuk Intel Stratix 10 EMIF IP

Topik ini menyediakan garis panduan untuk peletakan pin.

Berakhirview

Intel Stratix 10 FPGA mempunyai struktur berikut:

• Setiap peranti mengandungi antara 2 dan 3 lajur I/O.
• Setiap lajur I/O mengandungi sehingga 12 bank I/O.
• Setiap bank I/O mengandungi 4 lorong.
• Setiap lorong mengandungi 12 pin I/O (GPIO) tujuan umum.

Garis Panduan Pin Am
Perkara berikut menyediakan garis panduan pin am:

• Pastikan pin untuk antara muka memori luaran yang diberikan berada dalam satu lajur I/O.
• Antara muka yang merangkumi beberapa bank mesti memenuhi keperluan berikut:
  • Bank mesti bersebelahan antara satu sama lain. Untuk maklumat tentang bank bersebelahan, rujuk Panduan Pengguna IP Antara Muka Memori Luaran Intel Stratix 10.
  • Alamat dan bank perintah mesti berada di bank pusat untuk meminimumkan kependaman. Jika antara muka memori menggunakan bilangan bank yang genap, alamat dan bank perintah mungkin berada di salah satu daripada dua bank pusat.
• Pin yang tidak digunakan boleh digunakan sebagai pin I/O tujuan umum.
• Semua alamat dan arahan dan pin yang berkaitan mesti berada dalam satu bank.
• Alamat dan pin arahan dan data boleh berkongsi bank di bawah syarat berikut:
  • Alamat dan arahan dan pin data tidak boleh berkongsi lorong I/O.
  • Hanya lorong I/O yang tidak digunakan dalam bank alamat dan arahan boleh digunakan untuk pin data.

Jadual 4. Kekangan Pin Am

Jenis Isyarat	Kekangan
Strob Data	Semua isyarat kepunyaan kumpulan DQ mesti berada di lorong I/O yang sama.
Data	Pin DQ yang berkaitan mesti berada di lorong I/O yang sama. Untuk protokol yang tidak menyokong talian data dwiarah, isyarat baca hendaklah dikumpulkan secara berasingan daripada isyarat tulis.
Alamat dan Perintah	Pin Alamat dan Perintah mesti berada di lokasi yang telah ditetapkan dalam bank I/O.

Bank Bersebelahan

Untuk bank dianggap bersebelahan, mereka mesti berada dalam lajur I/O yang sama, Untuk menentukan sama ada bank bersebelahan, rujuk Lokasi Bank I/O Modular dan Kiraan Pin dalam bahagian Peranti Stratix 10 yang terletak di Stratix 10 Tujuan Am I /O
Panduan Pengguna.

Apabila merujuk kepada jadual dalam Panduan Pengguna I/O Tujuan Am Stratix 10, adalah selamat untuk mengandaikan bahawa semua bank yang ditunjukkan adalah bersebelahan, melainkan simbol '– ' ada; simbol ' – ' menunjukkan bahawa bank tidak terikat untuk pakej tersebut.
Tugasan Pin

Untuk menentukan lokasi bagi semua pin I/O EMIF, anda harus merujuk jadual pin untuk peranti anda. Apabila merujuk kepada jadual pin, nombor bank, indeks bank I/O dan nama pin disediakan. Anda boleh menemui indeks pin untuk alamat dan pin arahan dalam Jadual Skim Stratix 10 yang terletak pada Intel FPGA webtapak. Anda boleh melaksanakan tugasan pin dalam pelbagai cara. Pendekatan yang disyorkan adalah untuk mengekang beberapa isyarat antara muka secara manual dan biarkan Intel Quartus Prime Fitter mengendalikan yang lain. Kaedah ini terdiri daripada merujuk jadual pin untuk mencari kedudukan undang-undang untuk beberapa pin antara muka dan menetapkannya melalui .qsf file yang dijana dengan reka bentuk EMIF example. Untuk kaedah penempatan I/O ini, anda mesti mengekang isyarat berikut:

• CK0
• Satu pin DQS bagi setiap kumpulan
• Jam rujukan PLL
• RZQ

Berdasarkan kekangan di atas, Intel Quartus Prime Fitter memutarkan pin dalam setiap lorong mengikut keperluan. Rajah berikut menggambarkan bekasampsatu tugasan pin untuk antara muka DDR3 x72 dengan pilihan berikut:

• Alamat dan pin arahan diletakkan di bank 2M dan memerlukan 3 lorong.
  • CK0 dikekang kepada pin 8 dalam bank 2M.
  • Pin jam rujukan PLL dihadkan kepada pin 24 dan 25 dalam bank 2M.
  • RZQ dikekang untuk pin 26 di bank 2M.
• Data diletakkan di bank 2N, 2M dan 2L, dan memerlukan 9 lorong.
  • Kumpulan DQS 1-4 diletakkan di bank 2N.
  • Kumpulan DQS 0 diletakkan di bank 2M.
  • Kumpulan DQS 5-8 diletakkan di bank 2L.

Rajah 5. Pin Tugasan Cthample: Antara Muka DDR3 x73

Dalam bekas iniampOleh itu, untuk mengekang CK0 kepada pin 8 dalam bank 2M, anda akan menambah baris berikut pada .qsf file, berdasarkan jadual pin yang sesuai:

Format penetapan pin di atas boleh digunakan pada semua pin:

Maklumat Berkaitan

• Bank I/O Modular dalam Peranti Intel Stratix 10
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP untuk DDR4
• Intel Stratix 10 EMIF IP untuk QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP untuk QDR-IV
• Intel Stratix 10 EMIF IP untuk RLDRAM 3

Menyusun dan Mengaturcarakan Intel Stratix 10 EMIF Design Example

Selepas anda membuat tugasan pin yang diperlukan dalam .qsf file, anda boleh menyusun reka bentuk example dalam perisian Intel Quartus Prime.

1. Navigasi ke folder Intel Quartus Prime yang mengandungi ex reka bentukampdirektori le.
2. Buka projek Intel Quartus Prime file, (.qpf).
3. Untuk memulakan penyusunan, klik Pemprosesan ➤ Mulakan Penyusunan. Kejayaan menyiapkan penyusunan menjana .sof file, yang membolehkan reka bentuk berjalan pada perkakasan.
4. Untuk memprogram peranti anda dengan reka bentuk yang disusun, buka pengaturcara dengan mengklik Alat ➤ Pengaturcara.
5. Dalam pengaturcara, klik Auto Detect untuk mengesan peranti yang disokong.
6. Pilih peranti Intel Stratix 10 dan kemudian pilih Tukar File.
7. Navigasi ke ed_synth.sof yang dihasilkan file dan pilih Buka.
8. Klik Mula untuk memulakan pengaturcaraan peranti Intel Stratix 10. Apabila peranti berjaya diprogramkan, bar kemajuan di bahagian atas sebelah kanan tetingkap hendaklah menunjukkan 100% (Berjaya).

Menyahpepijat Intel Stratix 10 EMIF Design Example
Kit Alat Nyahpepijat EMIF tersedia untuk membantu dalam menyahpepijat reka bentuk antara muka memori luaran. Kit alat membolehkan anda memaparkan margin baca dan tulis serta menjana gambar rajah mata. Selepas anda memprogramkan kit pembangunan Intel Stratix 10, anda boleh mengesahkan operasinya menggunakan Kit Alat Nyahpepijat EMIF.

1. Untuk melancarkan EMIF Debug Toolkit, navigasi ke Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Klik Mulakan Sambungan.
3. Klik Pautan Projek ke peranti. Tetingkap muncul; sahkan bahawa peranti yang betul dipilih dan peranti .sof yang betul file dipilih.
4. Klik Cipta Sambungan Antara Muka Memori. Terima tetapan lalai dengan mengklik OK.

Kit pembangunan Intel Stratix 10 kini disediakan untuk berfungsi dengan Kit Alat Nyahpepijat EMIF, dan anda boleh menjana mana-mana laporan berikut dengan mengklik dua kali pada pilihan yang sepadan:

• Jalankan semula penentukuran. Menghasilkan laporan penentukuran yang meringkaskan status penentukuran bagi setiap kumpulan DQ/DQS bersama-sama dengan margin bagi setiap pin DQ/DQS.
• Pemisahan Pemandu. Menghasilkan laporan yang meringkaskan margin baca dan tulis bagi setiap pin I/O. Ini berbeza daripada margining penentukuran kerana margining pemandu ditangkap semasa trafik mod pengguna dan bukannya semasa penentukuran
• Hasilkan Gambarajah Mata. Menghasilkan rajah mata baca dan tulis untuk setiap pin DQ berdasarkan corak data penentukuran.
• Kalibrasi Penamatan. Menyapu nilai penamatan yang berbeza dan melaporkan margin yang disediakan oleh setiap nilai penamatan. Gunakan ciri ini untuk membantu memilih penamatan optimum untuk antara muka memori.

Maklumat Berkaitan
Penyahpepijatan IP Intel Stratix 10 EMIF

Reka Bentuk Cthample Penerangan untuk Antara Muka Memori Luaran Intel Stratix 10 FPGA IP

Apabila anda membuat parameter dan menjana IP EMIF anda, anda boleh menentukan bahawa sistem mencipta direktori untuk simulasi dan sintesis file set, dan jana file ditetapkan secara automatik. Jika anda memilih Simulasi atau Sintesis di bawah Cthample Reka bentuk Files pada Example Designs tab, sistem mencipta simulasi lengkap file set atau sintesis lengkap file ditetapkan, mengikut pilihan anda.

Sintesis Cthample Reka bentuk

Sintesis exampreka bentuk mengandungi blok utama yang ditunjukkan dalam rajah di bawah.

• Penjana trafik, yang merupakan Avalon®-MM yang boleh disintesis examppemandu yang melaksanakan corak pseudo-rawak membaca dan menulis kepada bilangan alamat berparameter. Penjana trafik juga memantau data yang dibaca daripada memori untuk memastikan ia sepadan dengan data bertulis dan menegaskan kegagalan sebaliknya.
• Contoh antara muka memori, yang termasuk:
  • Pengawal memori yang menyederhana antara antara muka Avalon-MM dan antara muka AFI.
  • PHY, yang berfungsi sebagai antara muka antara pengawal memori dan peranti memori luaran untuk melaksanakan operasi baca dan tulis.

Rajah 6. Sintesis Cthample Reka bentuk

Jika anda menggunakan ciri Ping Pong PHY, sintesis exampreka bentuk termasuk dua penjana trafik yang mengeluarkan arahan kepada dua peranti memori bebas melalui dua pengawal bebas dan PHY biasa, seperti yang ditunjukkan dalam rajah berikut.

Rajah 7. Sintesis Cthample Reka bentuk untuk Ping Pong PHY

Jika anda menggunakan RLDRAM 3, penjana trafik dalam sintesis exampreka bentuk berkomunikasi secara langsung dengan PHY menggunakan AFI, seperti yang ditunjukkan dalam rajah berikut.

Rajah 8. Sintesis CthampReka bentuk untuk RLDRAM 3 Antara Muka

Nota: Jika satu atau lebih parameter Mod Perkongsian PLL, Mod Perkongsian DLL atau Mod Perkongsian OCT ditetapkan kepada sebarang nilai selain daripada Tiada Perkongsian, ex sintesisampreka bentuk akan mengandungi dua contoh antara muka penjana trafik/memori. Dua kejadian antara muka penjana trafik/memori hanya berkaitan dengan sambungan PLL/DLL/OCT yang dikongsi seperti yang ditakrifkan oleh tetapan parameter. Contoh antara muka penjana trafik/memori menunjukkan cara anda boleh membuat sambungan sedemikian dalam reka bentuk anda sendiri.
Nota: Aliran sintesis pihak ketiga seperti yang diterangkan dalam Panduan Pengguna Edisi Standard Intel Quartus Prime: Sintesis pihak ketiga bukan aliran yang disokong untuk IP EMIF.
Maklumat Berkaitan
Menjana Reka Bentuk EMIF Boleh Disintesis Example on

Simulasi Cthample Reka bentuk
Simulasi exampreka bentuk mengandungi blok utama yang ditunjukkan dalam rajah berikut.

• Contoh sintesis cthampreka bentuk. Seperti yang diterangkan dalam bahagian sebelumnya, sintesis exampreka bentuk mengandungi penjana trafik dan contoh antara muka memori. Blok ini lalai kepada model simulasi abstrak jika sesuai untuk simulasi pantas.
• Model memori, yang bertindak sebagai model generik yang mematuhi spesifikasi protokol memori. Selalunya, vendor memori menyediakan model simulasi untuk komponen memori khusus mereka yang boleh anda muat turun daripada mereka webtapak.
• Pemeriksa status, yang memantau isyarat status daripada IP antara muka memori luaran dan penjana trafik, untuk menandakan keadaan lulus atau gagal keseluruhan.

Rajah 9. Simulasi Cthample Reka bentuk

Jika anda menggunakan ciri Ping Pong PHY, simulasi exampreka bentuk termasuk dua penjana trafik yang mengeluarkan arahan kepada dua peranti memori bebas melalui dua pengawal bebas dan PHY biasa, seperti yang ditunjukkan dalam rajah berikut.

Rajah 10. Simulasi Cthample Reka bentuk untuk Ping Pong PHY

Jika anda menggunakan RLDRAM 3, penjana trafik dalam simulasi exampreka bentuk berkomunikasi secara langsung dengan PHY menggunakan AFI, seperti yang ditunjukkan dalam rajah berikut.

Rajah 11. Simulasi CthampReka bentuk untuk RLDRAM 3 Antara Muka

Maklumat Berkaitan
Menjana Reka Bentuk EMIF Example untuk Simulasi pada

ExampTab Antara Muka Reka Bentuk
Editor parameter termasuk Examptab le Designs yang membolehkan anda membuat parameter dan menjana bekas andaample designs.l
Tersedia Cthample Bahagian Reka Bentuk
Tarik turun Pilih reka bentuk membolehkan anda memilih bekas yang diinginiampreka bentuk. Pada masa ini, EMIF Example Design ialah satu-satunya pilihan yang tersedia, dan dipilih secara lalai.

Sejarah Semakan Dokumen untuk Antara Muka Memori Luaran Intel Stratix 10 FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Perubahan
2021.03.29	21.1	• Di dalam Example Reka Bentuk Permulaan Pantas bab, mengalih keluar rujukan kepada simulator NCSim*.
2018.09.24	18.1	• Angka yang dikemas kini dalam Menjana Reka Bentuk EMIF Boleh Disintesis Example dan Menjana Reka Bentuk EMIF Example untuk Simulasi topik.
2018.05.07	18.0	• Mengubah tajuk dokumen daripada Antara Muka Memori Luaran Intel Stratix 10 Reka Bentuk IP Example Panduan Pengguna kepada Antara Muka Memori Luaran Intel Stratix 10 FPGA IP Design Example Panduan Pengguna. • Mata peluru dibetulkan dalam Berakhirview bahagian daripada Penempatan Pin untuk Intel Stratix 10 EMIF IP topik.

tarikh	Versi	Perubahan
November 2017	2017.11.06	Keluaran awal.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

Dokumen / Sumber

Antara Muka Memori Luaran intel Intel Stratix 10 Reka Bentuk IP FPGA Example [pdf] Panduan Pengguna Antara Muka Memori Luaran Intel Stratix 10 FPGA IP Design Example, Luaran, Antara Muka Memori Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 Reka Bentuk IP FPGA Cthample

Rujukan

• Manual Pengguna