intel Ralat Mesej Daftar Unloader IP FPGA
Mesej Ralat Daftar Unloader Panduan Pengguna Teras IP Intel® FPGA
Ralat Mesej Daftar Unloader Teras IP FPGA Intel® (altera_emr_unloader) membaca dan menyimpan data daripada litar pengesanan ralat yang mengeras dalam peranti Intel FPGA yang disokong. Anda boleh menggunakan antara muka logik Avalon® Streaming (Avalon-ST) teras IP Pemuat Daftar Mesej Ralat untuk membaca EMR peranti.
Rajah 1. Ralat Mesej Daftar Unloader Gambarajah Blok
Apabila perkakasan mengemas kini kandungan EMR, teras IP membaca (atau memunggah) dan menyahsiri kandungan EMR, dan membenarkan logik lain (seperti teras IP Pengesanan SEU Lanjutan Intel FPGA, teras IP Injeksi Kesalahan Intel FPGA atau logik pengguna) untuk mengakses kandungan EMR secara serentak.
Ciri-ciri
- Mendapat semula dan menyimpan kandungan mesej daftar ralat untuk peranti Intel FPGA
- Membenarkan suntikan nilai kandungan daftar EMR tanpa mengubah bit CRAM
- Antara muka Avalon (-ST).
- Instalasi mudah dengan GUI editor parameter
- Menghasilkan sintesis VHDL atau Verilog HDL files
Sokongan Peranti Teras IP
Peranti berikut menyokong teras IP Unloader Daftar Mesej Ralat:
Jadual 1. Sokongan Peranti Teras IP
| Perisian Reka Bentuk | Sokongan Peranti Teras IP |
| Intel Quartus® Prime Pro Edition | Peranti Intel Arria® 10 dan Intel Cyclone® 10 GX |
| Intel Quartus Prime Edisi Standard | Peranti Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV dan Stratix V |
Penggunaan dan Prestasi Sumber
Perisian Intel Quartus Prime menjana anggaran sumber berikut untuk peranti FPGA Cyclone V (5CGXFC7C7F23C8). Keputusan untuk peranti lain yang disokong adalah serupa.
Jadual 2. Mesej Ralat Daftar Unloader Penggunaan Sumber Peranti Teras IP
| Peranti | SEDEKAH | Daftar Logik | M20K | |
| utama | Menengah | |||
| 5CGXFC7C7F23C8 | 37 | 128 | 33 | 0 |
Penerangan Fungsian
Peranti Intel FPGA yang disokong mempunyai daftar mesej ralat yang menunjukkan berlakunya ralat CRC dalam konfigurasi RAM (CRAM). Ralat CRAM boleh berlaku kerana gangguan peristiwa tunggal (SEU). Anda boleh menggunakan antara muka logik Avalon-ST Pemuat Daftar Mesej Ralat IP teras untuk mengakses EMR peranti FPGA. Untuk exampOleh itu, anda boleh menggunakan teras IP Pemunggah Daftar Mesej Ralat dengan teras Intel FPGA Fault Injection dan Intel FPGA Advanced SEU Detection IP untuk mengakses maklumat EMR peranti. Teras IP Pemuat Daftar Mesej Ralat memantau EMR peranti. Apabila perkakasan mengemas kini kandungan EMR, teras IP membaca (atau memunggah) dan menyahsiri kandungan EMR. Teras IP membenarkan logik lain (seperti teras IP Pengesanan SEU Lanjutan Intel FPGA, teras IP Suntikan Kesalahan Intel FPGA atau logik pengguna) untuk mengakses kandungan EMR secara serentak. Seperti yang ditunjukkan dalam #unique_1/unique_1_Connect_42_image_fbb_3mm_gs pada halaman 3, teras IP Pemuat Daftar Mesej Ralat menunjukkan teras IP Sahkan Ralat CRC untuk sesetengah peranti.
Nota: Untuk mendapatkan maklumat lanjut tentang sokongan SEU untuk peranti FPGA anda, rujuk pada bab mitigasi SEU buku panduan peranti.
Daftar Mesej Ralat
Sesetengah peranti FPGA gangguan peristiwa tunggal (SEU) mengandungi litar pengesan ralat terbina dalam untuk mengesan flip dalam mana-mana bit CRAM peranti disebabkan ralat lembut. Penetapan bit untuk EMR peranti berbeza mengikut keluarga peranti. Untuk butiran tentang bit EMR untuk keluarga peranti FPGA anda, rujuk pada bab mitigasi SEU buku panduan peranti.
Isyarat
Jadual 3. Mesej Ralat Daftar Isyarat Pemuat
| isyarat | Lebar | Arah | Penerangan |
| jam | 1 | Input | Isyarat jam input. |
| set semula | 1 | Input | Isyarat tetapan semula logik tinggi aktif. |
| emr_read | 1 | Input | Pilihan. Isyarat tinggi aktif ini memulakan membaca semula kandungan EMR semasa. Kandungan EMR dikemas kini apabila peranti mengesan ralat baharu. EMR mengandungi ralat sehingga ralat baharu dikesan, walaupun penyental dalaman atau luaran membetulkan ralat. |
| crcerror | 1 | Keluaran | Menunjukkan pengesanan ralat CRC. Isyarat ini menyegerakkan ke port jam teras IP Pemuat Daftar Mesej Ralat. |
| crcerror_pin | 1 | Keluaran | Sambungkan isyarat ini ke pin CRC_Error. Isyarat ini adalah segerak dengan pengayun dalaman peranti. |
| crcerror_clk | 1 | Input | Ralat CRC Sahkan isyarat jam input teras IP. |
| crcerror_reset | 1 | Input | Ralat CRC Sahkan isyarat tetapan semula logik aktif-tinggi teras IP. |
| emr[N-1:0] | 46, 67, atau 78 | Keluaran | Port data ini mengandungi kandungan daftar mesej ralat peranti, seperti yang ditakrifkan dalam buku panduan peranti bab mitigasi SEU:
• Peranti Intel Arria 10 dan Intel Cyclone 10 GX mempunyai EMR 78-bit • Peranti Stratix V, Arria V dan Cyclone V mempunyai EMR 67-bit • Peranti lama mempunyai EMR 46-bit Isyarat output EMR mematuhi definisi antara muka Avalon-ST. N ialah 46, 67, atau 78. |
| emr_valid | 1 | Keluaran | Aktif tinggi apabila kandungan isyarat emr adalah sah. Isyarat ini mematuhi definisi antara muka Avalon. |
| emr_error | 1 | Keluaran | Isyarat ini aktif tinggi apabila pemindahan output EMR semasa mempunyai ralat dan harus diabaikan. Biasanya, isyarat ini menunjukkan bahawa jam input EMR terlalu perlahan. Isyarat ini mematuhi definisi antara muka Avalon. |
| endofullchip | 1 | Keluaran | Isyarat keluaran pilihan yang menunjukkan penghujung setiap kitaran pengesanan ralat cip penuh untuk keseluruhan peranti. Peranti Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V dan Cyclone V sahaja. |
Masa
Teras IP Pemuat Daftar Mesej Ralat memerlukan dua kitaran jam untuk litar mesej ralat peranti, ditambah dengan kitaran jam masukan Pemunggah Mesej Ralat Daftar Mesej Ralat tambahan berikut untuk memunggah kandungan EMR: N + 3 dengan N ialah lebar isyarat emr.
- Kitaran jam 122 untuk peranti Intel Arria 10 dan Intel Cyclone 10 GX
- 70 kitaran jam untuk peranti Stratix V, Arria V dan Cyclone V
- 49 kitaran jam untuk peranti Stratix IV dan Arria II GZ/GX
Gelagat Pemasa IP (Peranti Intel Arria 10 dan Intel Cyclone 10 GX)
Bentuk gelombang berikut menunjukkan gelagat pemasaan teras IP Mesej Ralat Daftar Unloader untuk peranti Intel Arria 10 dan Intel Cyclone 10 GX.
Rajah 2. Isyarat emr_valid untuk Ralat Boleh Dibetulkan (0 < Jenis Berasaskan Lajur < 3'b111) Rajah Masa
Rajah 3. Isyarat emr_valid untuk Ralat Boleh Dibetulkan selepas Kuasakan Sahaja (Jenis Berasaskan Lajur == 3'b0)
Nota: Apabila mula-mula dimuatkan dengan aliran bit, FPGA melaksanakan EDCRC berasaskan Bingkai sekali, mengira bit semak berasaskan lajur dan mengubahnya menjadi EDCRC berasaskan lajur. Gambar rajah pemasaan ini merujuk kepada ralat yang dikesan semasa EDCRC berasaskan bingkai.
Rajah 4. Isyarat emr_valid untuk Ralat Tidak Boleh Dibetulkan
Rajah 5. emr_error Rajah Masa
Semua Masa Peranti Lain
Bentuk gelombang berikut menunjukkan gelagat pemasaan teras IP Pemunggah Mesej Ralat Daftar untuk peranti Stratix V, Stratix IV, Arria V, Arria II GZ/GX dan Cyclone V.
Rajah 6. emr_read Timing Diagram
Rajah 7. emr_valid Timing Diagram
Rajah 8. CthampRajah Masa Ralat EMR
- Dalam kes 2 ralat SEU berturut-turut, teras IP menegaskan emr_error untuk kandungan EMR yang hilang.
- Teras IP menegaskan emr_error jika ia mengesan tepi jatuh nadi crcerror untuk ralat seterusnya, sebelum teras IP memuatkan kandungan sebelumnya daftar kemas kini pengguna EMR ke dalam daftar anjakan pengguna.
- Kelebihan crcerror yang semakin meningkat menghilangkan emr_error.
- emr_error ialah keadaan sistem kritikal dan boleh menunjukkan bahawa jam input Pemuat Pemuat Daftar Mesej Ralat terlalu perlahan.
Tetapan Parameter
Jadual 4. Mesej Ralat Daftar Parameter Pemuat
| Parameter | Nilai | Lalai | Penerangan |
| Pembahagi jam semak ralat CRC | 1, 2, 4, 8, 16,
32, 64, 128, 256 |
2 | Menunjukkan nilai pembahagi jam pengesanan ralat untuk digunakan pada pengayun dalaman. Jam yang dibahagikan memacu fungsi CRC dalaman. Tetapan ini mesti sepadan dengan ERROR_CHECK_FREQUENCY_DIVISOR
Tetapan Intel Quartus Prime File (.qsf) tetapan, jika tidak perisian mengeluarkan amaran. Peranti Stratix IV dan Arria II tidak menyokong nilai 1. |
| Dayakan Virtual JTAG Suntikan ralat CRC | Hidup, mati | Mati | Membolehkan kefungsian sumber dan probe dalam sistem (ISSP) untuk menyuntik kandungan daftar EMR melalui JTAG antara muka tanpa mengubah nilai CRAM. Gunakan antara muka ini untuk menyelesaikan masalah logik pengguna yang disambungkan ke teras. |
| Input kekerapan jam | mana-mana | 50 MHz | Menentukan kekerapan jam input teras IP Pemuat Daftar Mesej Ralat. Pilihan ini terpakai apabila Jam input dipacu daripada Pengayun Dalaman parameter dimatikan. |
| Jam input dipacu daripada Pengayun Dalaman | Hidup, mati | Mati | Menunjukkan bahawa pengayun dalaman menyediakan jam input teras. Dayakan parameter ini jika pengayun dalaman memacu jam input teras reka bentuk pengguna.
Nota: Kekerapan pengayun dalaman tidak dipengaruhi oleh pembahagi jam semakan ralat CRC. |
| Ralat CRC Sahkan kekerapan jam input | 10 – 50 MHz | 50 MHz | Menentukan Ralat CRC Sahkan kekerapan jam input teras IP (ALTERA_CRCERROR_VERIFY).
Peranti Stratix IV dan Arria II sahaja. |
| Penyiapan kitaran Pengesanan Ralat cip penuh | Hidup, mati | Mati | Pilihan. Hidupkan untuk menegaskan isyarat ini pada penghujung setiap kitaran pengesanan ralat cip penuh.
Peranti Stratix V, Intel Arria 10, Arria V, Cyclone V dan Intel Cyclone 10 GX sahaja. |
Memasang dan Melesenkan Teras IP FPGA Intel
Pemasangan perisian Intel Quartus Prime termasuk perpustakaan IP FPGA Intel. Pustaka ini menyediakan banyak teras IP yang berguna untuk kegunaan pengeluaran anda tanpa memerlukan lesen tambahan. Sesetengah teras IP FPGA Intel memerlukan pembelian lesen berasingan untuk kegunaan pengeluaran. Mod Penilaian IP FPGA Intel membolehkan anda menilai teras IP FPGA Intel berlesen ini dalam simulasi dan perkakasan, sebelum membuat keputusan untuk membeli lesen teras IP pengeluaran penuh. Anda hanya perlu membeli lesen pengeluaran penuh untuk teras IP Intel berlesen selepas anda menyelesaikan ujian perkakasan dan bersedia untuk menggunakan IP dalam pengeluaran. Perisian Intel Quartus Prime memasang teras IP di lokasi berikut secara lalai:
Rajah 9. Laluan Pemasangan Teras IP
Jadual 5. Lokasi Pemasangan Teras IP
| Lokasi | Perisian | Platform |
| :\intelFPGA_pro\quartus\ip\altera | Intel Quartus Prime Edisi Pro | Tingkap * |
| :\intelFPGA\quartus\ip\altera | Intel Quartus Prime Edisi Standard | Windows |
| :/intelFPGA_pro/quartus/ip/altera | Intel Quartus Prime Edisi Pro | Linux * |
| :/intelFPGA/quartus/ip/altera | Intel Quartus Prime Edisi Standard | Linux |
Menyesuaikan dan Menjana Teras IP
Anda boleh menyesuaikan teras IP untuk menyokong pelbagai jenis aplikasi. Katalog IP Intel Quartus Prime dan editor parameter membolehkan anda memilih dan mengkonfigurasi port teras IP, ciri dan output dengan cepat files.
Katalog IP dan Editor Parameter
Katalog IP memaparkan teras IP yang tersedia untuk projek anda, termasuk IP FPGA Intel dan IP lain yang anda tambahkan pada laluan carian Katalog IP.. Gunakan ciri Katalog IP berikut untuk mencari dan menyesuaikan teras IP:
- Tapis Katalog IP untuk Menunjukkan IP untuk keluarga peranti aktif atau Tunjukkan IP untuk semua keluarga peranti. Jika anda tiada projek terbuka, pilih Keluarga Peranti dalam Katalog IP.
- Taip dalam medan Carian untuk mencari mana-mana nama teras IP penuh atau separa dalam Katalog IP.
- Klik kanan nama teras IP dalam Katalog IP untuk memaparkan butiran tentang peranti yang disokong, untuk membuka folder pemasangan teras IP dan untuk pautan ke dokumentasi IP.
- klik Cari untuk IP rakan kongsi untuk mengakses maklumat IP rakan kongsi pada web.
Editor parameter menggesa anda untuk menentukan nama variasi IP, port pilihan dan output file pilihan generasi. Editor parameter menjana IP Intel Quartus Prime peringkat atas file (.ip) untuk variasi IP dalam projek Intel Quartus Prime Pro Edition. Editor parameter menjana IP Quartus peringkat atas file (.qip) untuk variasi IP dalam projek Intel Quartus Prime Standard Edition. Ini files mewakili variasi IP dalam projek, dan menyimpan maklumat parameterisasi.
Rajah 10. Editor Parameter IP (Edisi Intel Quartus Prime Pro)
Rajah 11. Editor Parameter IP (Edisi Standard Intel Quartus Prime)
Editor Parameter
Editor parameter membantu anda mengkonfigurasi port teras IP, parameter dan output file pilihan generasi. Kawalan editor parameter asas termasuk yang berikut:
- Gunakan tetingkap Pratetap untuk menggunakan nilai parameter pratetap untuk aplikasi tertentu (untuk teras terpilih).
- Gunakan tetingkap Butiran untuk view port dan perihalan parameter, dan klik pautan ke dokumentasi.
- Klik Generate ➤ Generate Testbench System untuk menjana sistem testbench (untuk teras terpilih).
- Klik Jana ➤ Jana Cthample Reka bentuk untuk menjana bekasampreka bentuk (untuk teras terpilih).
- Klik Sahkan Integriti Sistem untuk mengesahkan komponen generik sistem terhadap pasangan files. (Sistem Pereka Platform sahaja)
- Klik Segerakkan Semua Maklumat Sistem untuk mengesahkan komponen generik sistem terhadap pasangan files. (Sistem Pereka Platform sahaja)
Katalog IP juga tersedia dalam Pereka Platform (View ➤ Katalog IP). Katalog IP Pereka Platform termasuk sambung sistem eksklusif, pemprosesan video dan imej, dan IP peringkat sistem lain yang tidak tersedia dalam Katalog IP Intel Quartus Prime. Rujuk Mencipta Sistem dengan Pereka Platform atau Mencipta Sistem dengan Pereka Platform (Standard) untuk maklumat tentang penggunaan IP dalam Pereka Platform (Standard) dan Pereka Platform, masing-masing
Maklumat Berkaitan
- Mencipta Sistem dengan Pereka Platform
- Mencipta Sistem dengan Pereka Platform (Standard) (Standard)
Menentukan Parameter dan Pilihan Teras IP
Ikuti langkah ini untuk menentukan parameter dan pilihan teras IP.
- Dalam Katalog IP Pereka Platform (Tools ➤ IP Catalog), cari dan klik dua kali nama teras IP untuk menyesuaikan. Editor parameter muncul.
- Tentukan nama peringkat atas untuk variasi IP tersuai anda. Nama ini mengenal pasti variasi teras IP files dalam projek anda. Jika digesa, nyatakan juga keluarga dan output peranti FPGA sasaran file Keutamaan HDL. Klik OK.
- Tentukan parameter dan pilihan untuk variasi IP anda:
- Pilih nilai parameter pratetap secara pilihan. Pratetap menentukan semua nilai parameter awal untuk aplikasi tertentu (jika disediakan).
- Tentukan parameter yang mentakrifkan kefungsian teras IP, konfigurasi port dan ciri khusus peranti.
- Nyatakan pilihan untuk penjanaan senarai net pemasaan, model simulasi, testbench atau exampreka bentuk (jika berkenaan).
- Nyatakan pilihan untuk memproses teras IP files dalam alatan EDA yang lain.
- Klik Selesai untuk menjana sintesis dan pilihan lain files sepadan dengan spesifikasi variasi IP anda. Editor parameter menjana variasi IP .qsys peringkat atas file dan HDL files untuk sintesis dan simulasi. Sesetengah teras IP juga menjana meja ujian atau bekas secara serentakampreka bentuk untuk ujian perkakasan.
- Untuk menjana testbench simulasi, klik Generate ➤ Generate Testbench System. Generate Testbench System tidak tersedia untuk sesetengah teras IP yang tidak menyediakan testbench simulasi.
- Untuk menjana HDL peringkat atas example untuk pengesahan perkakasan, klik Jana ➤ HDL Cthample. Menjana ➤ HDL Cthample tidak tersedia untuk beberapa teras IP.
Variasi IP peringkat atas ditambahkan pada projek Intel Quartus Prime semasa. Klik Projek ➤ Tambah/Alih Keluar Files dalam Projek untuk menambah secara manual .qsys (Intel Quartus Prime Edisi Standard) atau .ip (Intel Quartus Prime Edisi Pro) file kepada sesuatu projek. Buat penetapan pin yang sesuai untuk menyambungkan port.
Output Penjanaan Teras (Edisi Intel Quartus Prime Pro)
Perisian Intel Quartus Prime menjana output berikut file struktur untuk teras IP individu yang bukan sebahagian daripada sistem Pereka Platform.
Rajah 12. Output Penjanaan Teras IP Individu (Edisi Intel Quartus Prime Pro)
Jadual 6. Output Files daripada Intel FPGA IP Generation
| File Nama | Penerangan |
| <your_ip>.ip | Variasi IP peringkat atas file yang mengandungi parameterisasi teras IP dalam projek anda. Jika variasi IP adalah sebahagian daripada sistem Pereka Platform, editor parameter juga menjana .qsys file. |
| <your_ip>.cmp | Pengisytiharan Komponen VHDL (.cmp) file ialah teks file yang mengandungi definisi generik dan port tempatan yang anda gunakan dalam reka bentuk VHDL files. |
| <your_ip>_generasi.rpt | Log penjanaan IP atau Pereka Platform file. Memaparkan ringkasan mesej semasa penjanaan IP. |
| bersambung… | |
| File Nama | Penerangan |
| <your_ip>.qgsimc (Sistem Pereka Platform sahaja) | Caching simulasi file yang membandingkan .qsys dan .ip files dengan parameterisasi semasa sistem Pereka Platform dan teras IP. Perbandingan ini menentukan sama ada Pereka Platform boleh melangkau penjanaan semula HDL. |
| <your_ip>.qgsynth (Sistem Pereka Platform sahaja) | Caching sintesis file yang membandingkan .qsys dan .ip files dengan parameterisasi semasa sistem Pereka Platform dan teras IP. Perbandingan ini menentukan sama ada Pereka Platform boleh melangkau penjanaan semula HDL. |
| <your_ip>.qip | Mengandungi semua maklumat untuk menyepadukan dan menyusun komponen IP. |
| <your_ip>.csv | Mengandungi maklumat tentang status peningkatan komponen IP. |
| .bsf | Perwakilan simbol variasi IP untuk digunakan dalam Rajah Blok Files (.bdf). |
| <your_ip>.spd | Input file yang ip-make-simscript memerlukan untuk menjana skrip simulasi. The .spd file mengandungi senarai files anda menjana untuk simulasi, bersama-sama dengan maklumat tentang kenangan yang anda mulakan. |
| <your_ip>.ppf | Perancang Pin File (.ppf) menyimpan tugasan port dan nod untuk komponen IP yang anda buat untuk digunakan dengan Perancang Pin. |
| <your_ip>_bb.v | Gunakan kotak hitam Verilog (_bb.v) file sebagai pengisytiharan modul kosong untuk digunakan sebagai kotak hitam. |
| <your_ip>_inst.v atau _inst.vhd | HDL examptemplat instantiation. Salin dan tampal kandungan ini file ke dalam HDL anda file untuk membuat seketika variasi IP. |
| <your_ip>.regmap | Jika IP mengandungi maklumat daftar, perisian Intel Quartus Prime menjana .regmap file. .regmap file menerangkan maklumat peta daftar antara muka tuan dan hamba. ini file pelengkap
yang .sopcinfo file dengan menyediakan maklumat daftar yang lebih terperinci tentang sistem. ini file membolehkan paparan daftar views dan statistik boleh disesuaikan pengguna dalam Konsol Sistem. |
| <your_ip>.svd | Membenarkan alat Nyahpepijat Sistem HPS untuk view peta daftar peranti yang bersambung ke HPS dalam sistem Pereka Platform.
Semasa sintesis, perisian Intel Quartus Prime menyimpan .svd files untuk antara muka hamba boleh dilihat oleh induk Konsol Sistem dalam .sof file dalam sesi nyahpepijat. Konsol Sistem membaca bahagian ini, yang mana Pereka Platform bertanyakan untuk mendaftar maklumat peta. Untuk hamba sistem, Pereka Platform mengakses daftar mengikut nama. |
| <your_ip>.vyour_ip>.vhd | HDL files yang menjadikan setiap submodul atau teras IP anak untuk sintesis atau simulasi. |
| mentor/ | Mengandungi skrip msim_setup.tcl untuk menyediakan dan menjalankan simulasi. |
| aldec/ | Mengandungi skrip rivierapro_setup.tcl untuk menyediakan dan menjalankan simulasi. |
| /synopsys/vcs
/synopsys/vcsmx |
Mengandungi skrip shell vcs_setup.sh untuk menyediakan dan menjalankan simulasi.
Mengandungi skrip shell vcsmx_setup.sh dan synopsys_sim.setup file untuk menyediakan dan menjalankan simulasi. |
| /irama | Mengandungi skrip shell ncsim_setup.sh dan persediaan lain files untuk menyediakan dan menjalankan simulasi. |
| /xcelium | Mengandungi skrip shell simulator selari xcelium_setup.sh dan persediaan lain files untuk menyediakan dan menjalankan simulasi. |
| /submodul | Mengandungi HDL files untuk submodul teras IP. |
| <submodul IP>/ | Pereka Platform menjana sub-direktori /synth dan /sim untuk setiap direktori submodul IP yang dijana oleh Pereka Platform. |
Menentukan Parameter dan Pilihan Teras IP (Editor Parameter Warisan)
Sesetengah teras IP menggunakan versi lama editor parameter untuk konfigurasi dan penjanaan. Gunakan langkah berikut untuk mengkonfigurasi dan menjana variasi IP menggunakan editor parameter lama.
Nota: Editor parameter lama menjana output yang berbeza file struktur daripada editor parameter terkini. Rujuk Menentukan Parameter Teras IP dan Pilihan untuk konfigurasi teras IP yang menggunakan editor parameter terkini
Rajah 13. Editor Parameter Warisan
- Dalam Katalog IP (Tools ➤ IP Catalog), cari dan klik dua kali nama teras IP untuk menyesuaikan. Editor parameter muncul.
- Tentukan nama peringkat atas dan keluaran HDL file taip untuk variasi IP anda. Nama ini mengenal pasti variasi teras IP files dalam projek anda. Klik OK.
- Tentukan parameter dan pilihan untuk variasi IP anda dalam editor parameter. Rujuk panduan pengguna teras IP anda untuk maklumat tentang parameter teras IP tertentu.
- Klik Selesai atau Jana (bergantung pada versi editor parameter). Editor parameter menjana files untuk variasi IP anda mengikut spesifikasi anda. Klik Keluar jika digesa apabila penjanaan selesai. Editor parameter menambah .qip peringkat atas file kepada projek semasa secara automatik.
Nota: Untuk menambah variasi IP yang dijana secara manual dengan editor parameter lama pada projek, klik Projek ➤ Tambah/Alih Keluar Files dalam Projek dan tambahkan variasi IP .qip file.
Output Penjanaan Teras IP (Intel Quartus Prime Edisi Standard)
Perisian Intel Quartus Prime Standard Edition menjana salah satu daripada output berikut file struktur untuk teras IP individu yang menggunakan salah satu editor parameter lama.
Rajah 14. Teras IP Dijana Files (Editor Parameter Warisan)
IP yang dihasilkan File Keluaran A
IP yang dihasilkan File Keluaran B
IP yang dihasilkan File Keluaran C
IP yang dihasilkan File Keluaran D
Nota:
- Jika disokong dan didayakan untuk variasi IP anda
- Jika model simulasi berfungsi dijana
- Abaikan direktori ini
Sejarah Semakan Dokumen untuk Mesej Ralat Daftar Unloader Panduan Pengguna Teras IP IP Intel FPGA
| Versi Dokumen | Versi Intel Quartus Prime | Perubahan |
| 2018.05.23 | 18.0 | • Menamakan semula IP daripada Teras IP Pemuat Pemuat Daftar Mesej Ralat Intel FPGA
kepada Mesej Ralat Daftar Unloader Intel FPGA IP core. • Angka yang dikemas kini emr_valid Isyarat untuk Ralat Boleh Dibetulkan selepas Kuasakan Sahaja (Jenis Berasaskan Lajur == 3'b0) dan emr_valid Isyarat untuk Ralat Tidak Boleh Dibetulkan. |
| tarikh | Versi | Perubahan |
| Disember 2017 | 2017.12.18 | • Menamakan semula dokumen sebagai Panduan Pengguna Teras IP Pemuat Pemuat Daftar Mesej Ralat Intel FPGA.
• Mengemas kini jadual "Sokongan Peranti Teras IP". • Dikemas kini untuk standard penjenamaan terkini. • Membuat kemas kini editorial di seluruh dokumen. |
| Julai 2017 | 2017.07.15 | • Menambah sokongan peranti Intel Cyclone 10 GX.
• Menukar Jenis-V kepada Jenis Berasaskan Lajur dalam gambar rajah pemasaan IP. • Menyediakan arahan parameterisasi yang berasingan untuk Intel Quartus Prime Pro Edition dan Intel Quartus Prime Standard Edition. • Dikemas kini untuk standard penjenamaan terkini. |
| Mei 2016 | 2016.05.02 | • Bulet ciri dialih keluar tentang sokongan Verilog HDL RTL.
• Mengubah rujukan Quartus II kepada Quartus Prime. |
| Jun 2015 | 2015.06.12 | Butiran sokongan Arria 10 dikemas kini. |
| Disember 2014 | 2014.12.15 | Keluaran awal. |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Dokumen / Sumber
 |
intel Ralat Daftar Mesej Unloader Teras IP FPGA [pdf] Panduan Pengguna Mesej Ralat Daftar Pemunggah Teras IP FPGA, Ralat, Daftar Mesej Pemunggah Teras IP FPGA, Daftar Pemunggah Teras IP FPGA, Pemunggah Teras IP FPGA |
