Teras IP FPGA ID Cip intel

Setiap Intel® FPGA yang disokong mempunyai ID cip 64-bit yang unik. ID Cip Teras IP FPGA Intel membolehkan anda membaca ID cip ini untuk pengenalan peranti.

Maklumat Berkaitan

• Pengenalan kepada Teras IP FPGA Intel
  • Menyediakan maklumat umum tentang semua teras IP FPGA Intel, termasuk parameter, menjana, menaik taraf dan mensimulasikan teras IP.
• Menjana Skrip Persediaan Simulator Gabungan
  • Buat skrip simulasi yang tidak memerlukan kemas kini manual untuk perisian atau peningkatan versi IP.

Sokongan Peranti

Teras IP	Peranti yang Disokong
ID Cip teras IP Intel Stratix® 10 FPGA	Intel Stratix 10
ID Cip Unik Intel Arria® 10 FPGA IP teras	Intel Arria 10
ID Cip Unik Intel Cyclone® 10 GX FPGA IP teras	Intel Cyclone 10 GX
ID Cip Unik Intel MAX® 10 FPGA IP	Intel MAX 10
ID Cip unik Intel FPGA IP teras	Stratix V Arria V Taufan V

Maklumat Berkaitan

• ID Cip Unik Intel MAX 10 FPGA IP Core

ID Cip Intel Stratix 10 FPGA IP Core

• Bahagian ini menerangkan teras IP Chip ID Intel Stratix 10 FPGA.

Penerangan Fungsian

Isyarat data_valid bermula rendah dalam keadaan awal di mana tiada data dibaca daripada peranti. Selepas menyuap nadi tinggi ke rendah ke port input dibaca, ID Cip Intel Stratix 10 FPGA IP membaca ID cip unik. Selepas membaca, teras IP menegaskan isyarat data_valid untuk menunjukkan bahawa nilai ID cip unik pada port output sedia untuk diambil semula. Operasi berulang hanya apabila anda menetapkan semula teras IP. Port output chip_id[63:0] memegang nilai ID cip unik sehingga anda mengkonfigurasi semula peranti atau menetapkan semula teras IP.

Nota: Anda tidak boleh mensimulasikan teras IP ID Cip kerana teras IP menerima respons pada data ID cip daripada SDM. Untuk mengesahkan teras IP ini, Intel mengesyorkan agar anda melakukan penilaian perkakasan.

Pelabuhan

Rajah 1: ID Cip Port Teras IP Intel Stratix 10 FPGA

Jadual 2: ID Cip Perihalan Port Teras IP Intel Stratix 10 FPGA

Pelabuhan	I/O	Saiz (Bit)	Penerangan
clkin	Input	1	Suapan isyarat jam ke blok ID cip. Kekerapan maksimum yang disokong adalah bersamaan dengan jam sistem anda.
set semula	Input	1	Tetapan semula segerak yang menetapkan semula teras IP. Untuk menetapkan semula teras IP, tegaskan isyarat tetapan semula tinggi untuk sekurang-kurangnya 10 kitaran clkin.
data_sah	Keluaran	1	Menunjukkan bahawa ID cip unik sedia untuk diambil semula. Jika isyarat rendah, teras IP berada dalam keadaan awal atau sedang berjalan untuk memuatkan data daripada ID fius. Selepas teras IP menegaskan isyarat, data sedia untuk mendapatkan semula pada port output chip_id[63..0].
id_cip	Keluaran	64	Menunjukkan ID cip unik mengikut lokasi ID fius masing-masing. Data hanya sah selepas teras IP menegaskan isyarat data_valid. Nilai semasa kuasa diset semula kepada 0. Port output chip_id [63:0] memegang nilai ID cip unik sehingga anda mengkonfigurasi semula peranti atau menetapkan semula teras IP.
dibaca	Input	1	Isyarat readid digunakan untuk membaca nilai ID daripada peranti. Setiap kali isyarat menukar nilai daripada 1 kepada 0, teras IP mencetuskan operasi ID baca. Anda mesti memacu isyarat ke 0 apabila tidak digunakan. Untuk memulakan operasi ID baca, pacu isyarat tinggi untuk sekurang-kurangnya 3 kitaran jam, kemudian tariknya rendah. Teras IP mula membaca nilai ID cip.

Mengakses Chip ID Intel Stratix 10 FPGA IP melalui Signal Tap

Apabila anda menogol isyarat yang dibaca, teras IP Chip ID Intel Stratix 10 FPGA mula membaca ID cip daripada peranti Intel Stratix 10. Apabila ID cip sudah sedia, teras IP Chip ID Intel Stratix 10 FPGA menegaskan isyarat data_sah dan menamatkan JTAG akses.

Nota: Benarkan kelewatan bersamaan dengan tCD2UM selepas konfigurasi cip penuh sebelum cuba membaca ID cip unik. Rujuk lembaran data peranti masing-masing untuk nilai tCD2UM.

Menetapkan semula ID Cip Intel Stratix 10 FPGA IP Core

Untuk menetapkan semula teras IP, anda mesti menegaskan isyarat tetapan semula untuk sekurang-kurangnya sepuluh kitaran jam.

Nota

1. Untuk peranti Intel Stratix 10, jangan tetapkan semula teras IP sehingga sekurang-kurangnya tCD2UM selepas permulaan cip penuh. Rujuk lembaran data peranti masing-masing untuk nilai tCD2UM.
2. Untuk garis panduan instantiasi teras IP, anda mesti merujuk kepada bahagian Intel Stratix 10 Reset Release IP dalam Panduan Pengguna Konfigurasi Intel Stratix 10.

Maklumat Berkaitan

Panduan Pengguna Konfigurasi Intel Stratix 10

• Menyediakan maklumat lanjut tentang Intel Stratix 10 Reset Release IP.

ID Cip Intel FPGA IP Cores

Bahagian ini menerangkan teras IP berikut

• ID Cip Unik Intel Arria 10 FPGA IP teras
• ID Cip Unik Intel Cyclone 10 GX FPGA IP teras
• ID Cip unik Intel FPGA IP teras

Penerangan Fungsian

Isyarat data_valid bermula rendah dalam keadaan awal di mana tiada data dibaca daripada peranti. Selepas menyuap isyarat jam ke port input clkin, Chip ID Intel FPGA IP teras membaca ID cip unik. Selepas membaca, teras IP menegaskan isyarat data_valid untuk menunjukkan bahawa nilai ID cip unik pada port output sedia untuk diambil semula. Operasi berulang hanya apabila anda menetapkan semula teras IP. Port output chip_id[63:0] memegang nilai ID cip unik sehingga anda mengkonfigurasi semula peranti atau menetapkan semula teras IP.

Nota: Teras IP Intel Chip ID tidak mempunyai model simulasi files. Untuk mengesahkan teras IP ini, Intel mengesyorkan agar anda melakukan penilaian perkakasan.

Rajah 2: Port Teras IP Intel FPGA ID Cip

Jadual 3: Penerangan Port Teras IP Intel FPGA ID Cip

Pelabuhan	I/O	Saiz (Bit)	Penerangan
clkin	Input	1	Suapan isyarat jam ke blok ID cip. Frekuensi maksimum yang disokong adalah seperti berikut: • Untuk Intel Arria 10 dan Intel Cyclone 10 GX: 30 MHz. • Untuk Intel MAX 10, Stratix V, Arria V dan Cyclone V: 100 MHz.
set semula	Input	1	Tetapan semula segerak yang menetapkan semula teras IP. Untuk menetapkan semula teras IP, tegaskan isyarat tetapan semula tinggi untuk sekurang-kurangnya 10 kitaran clkin(1). Port output chip_id [63:0] memegang nilai ID cip unik sehingga anda mengkonfigurasi semula peranti atau menetapkan semula teras IP.
data_sah	Keluaran	1	Menunjukkan bahawa ID cip unik sedia untuk diambil semula. Jika isyarat rendah, teras IP berada dalam keadaan awal atau sedang berjalan untuk memuatkan data daripada ID fius. Selepas teras IP menegaskan isyarat, data sedia untuk mendapatkan semula pada port output chip_id[63..0].
id_cip	Keluaran	64	Menunjukkan ID cip unik mengikut lokasi ID fius masing-masing. Data hanya sah selepas teras IP menegaskan isyarat data_valid. Nilai semasa kuasa diset semula kepada 0.

Mengakses ID Cip Unik Intel Arria 10 FPGA IP dan ID Cip Unik Intel Cyclone 10 GX FPGA IP melalui Ketik Isyarat

Nota: ID cip Intel Arria 10 dan Intel Cyclone 10 GX tidak boleh diakses jika anda mempunyai sistem atau teras IP lain yang mengakses JTAG serentak. Untuk exampantaranya, Penganalisis Logik Ketik Isyarat II, Kit Alat Transceiver, isyarat atau probe dalam sistem dan teras IP Pengawal SmartVID.

Apabila anda menogol isyarat tetapan semula, ID Cip Unik Intel Arria 10 FPGA IP dan ID Cip Unik Intel Cyclone 10 GX FPGA IP teras mula membaca ID cip daripada perantiIntel Arria 10 atau Intel Cyclone 10 GX. Apabila ID cip sudah sedia, teras IP Unik Chip ID Intel Arria 10 FPGA dan ID Cip Unik Intel Cyclone 10 GX FPGA IP menegaskan isyarat data_sah dan menamatkan JTAG akses.

Nota: Benarkan kelewatan bersamaan dengan tCD2UM selepas konfigurasi cip penuh sebelum cuba membaca ID cip unik. Rujuk lembaran data peranti masing-masing untuk nilai tCD2UM.

Menetapkan semula ID Cip Intel FPGA IP Core

Untuk menetapkan semula teras IP, anda mesti menegaskan isyarat tetapan semula untuk sekurang-kurangnya sepuluh kitaran jam. Selepas anda membatalkan isyarat tetapan semula, teras IP membaca semula ID cip unik daripada blok ID fius. Teras IP menegaskan isyarat data_valid selepas menyelesaikan operasi.

Nota: Untuk peranti Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V dan Cyclone V, jangan tetapkan semula teras IP sehingga sekurang-kurangnya tCD2UM selepas permulaan cip penuh. Rujuk lembaran data peranti masing-masing untuk nilai tCD2UM.

ID Cip Intel FPGA IP Cores Arkib Panduan Pengguna

Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.

Versi Teras IP	Panduan Pengguna
18.1	Panduan Pengguna Teras IP Intel FPGA ID Cip
18.0	Panduan Pengguna Teras IP Intel FPGA ID Cip

Sejarah Semakan Dokumen untuk Panduan Pengguna Teras IP Intel FPGA ID Cip

Versi Dokumen	Intel Quartus® Versi Perdana	Perubahan
2022.09.26	20.3	Dialih keluar Amalan Terbaik Pengurusan Projek pautan. dikemas kini Penerangan Fungsian dalam Chip ID Intel Stratix 10 FPGA IP Core. dikemas kini Penerangan Fungsian dalam Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Mengemas kini perihalan clkin dan resetports dalam Jadual: Penerangan Port Teras IP Intel FPGA ID Cip untuk memasukkan butiran Intel MAX 10. Mengemas kini Menetapkan semula ID Cip Intel FPGA IP Core bahagian untuk menyertakan sokongan untuk peranti Intel MAX 10.
2019.05.17	19.1	Mengemas kini Menetapkan semula ID Cip Intel Stratix 10 FPGA IP Core topik untuk menambah nota kedua mengenai garis panduan instantiasi teras IP.
2019.02.19	18.1	Menambah sokongan untuk peranti Intel MAX 10 dalam Teras IP dan Peranti yang Disokong meja.
2018.12.24	18.1	Ditambah ID Cip Intel FPGA IP Cores Arkib Panduan Pengguna bahagian.  Menstruktur semula dokumen untuk memberikan butiran lanjut tentang peranti yang disokong masing-masing.
2018.06.08	18.0	Mengemas kini perihalan port yang dibaca. Mengemas kini perihalan port set semula.
2018.05.07	18.0	Menambahkan port readid untuk Chip ID Intel Stratix 10 FPGA IP teras IP.

 

tarikh	Versi	Perubahan
Disember 2017	2017.12.11	Tajuk dokumen dikemas kini daripada Panduan Pengguna Teras IP ID Cip Unik Altera. Ditambah Sokongan Peranti bahagian.  Maklumat gabungan dan tambahan daripada Panduan Pengguna Teras IP ID Cip Unik Altera Arria 10 dan Panduan Pengguna Teras IP ID Cip Unik Stratix 10. Dijenamakan semula kepada Intel. dikemas kini Penerangan Fungsian. Menambah sokongan peranti Intel Cyclone 10 GX.
Mei 2016	2016.05.02	Mengalih keluar maklumat teras IP standard dan menambah pautan ke Buku Panduan Quartus Prime. Nota dikemas kini tentang sokongan peranti Arria 10.
September, 2014	2014.09.02	• Tajuk dokumen dikemas kini untuk menggambarkan nama baharu teras IP "ID Cip Unik Altera".

tarikh	Versi	Perubahan
Ogos, 2014	2014.08.18	Langkah parameterisasi yang dikemas kini untuk editor parameter lama. Nota tambahan bahawa teras IP ini tidak menyokong reka bentuk Arria 10.
Jun, 2014	2014.06.30	Menggantikan maklumat Pengurus Pemalam MegaWizard dengan Katalog IP. Menambah maklumat standard tentang menaik taraf teras IP. Menambah maklumat pemasangan dan pelesenan standard. Mengalih keluar maklumat tahap sokongan peranti yang sudah lapuk. Sokongan peranti teras IP kini tersedia dalam Katalog IP dan editor parameter.
September, 2013	2013.09.20	Dikemas kini kepada perkataan semula "Memperoleh ID cip peranti FPGA" kepada "Memperoleh ID cip unik peranti FPGA"
Mei, 2013	1.0	Keluaran awal.

Hantar Maklum Balas

Dokumen / Sumber

Teras IP FPGA ID Cip intel [pdf] Panduan Pengguna ID Cip Teras IP FPGA, ID Cip, Teras IP FPGA, Teras IP

Rujukan

• Manual Pengguna