intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Panduan Pengguna IP Intel® FPGA
Meparameterkan Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Pilih parameter yang berbeza untuk mencipta teras IP yang sesuai untuk reka bentuk anda.
- Dalam Intel® Quartus® Prime Pro Edition, cipta projek baharu yang menyasarkan peranti Intel Cyclone® 10 GX.
- Dalam Katalog IP, klik pada Perpustakaan ➤ DSP ➤ DSP Primitif ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Editor parameter IP Teras IP Intel Cyclone 10 GX Native Floating-Point DSP dibuka. - Dalam kotak dialog Variasi IP Baharu, masukkan Nama Entiti dan klik OK.
- Di bawah Parameter, pilih Templat DSP dan View anda mahu untuk teras IP anda
- Dalam Blok DSP View, togol jam atau tetapan semula setiap daftar yang sah.
- Untuk Mod Multiply Add atau Vector 1, klik pada Chain In multiplexer dalam GUI untuk memilih input daripada chainin port atau Ax port.
- Klik simbol Penambah dalam GUI untuk memilih penambahan atau penolakan.
- Klik pada pemultipleks Chain Out dalam GUI untuk mendayakan port chainout.
- Klik Jana HDL.
- Klik Selesai.
Parameter IP Intel FPGA Intel Cyclone 10 GX Titik Terapung Asli DSP
Jadual 1. Parameter
| Parameter | Nilai | Nilai Lalai | Penerangan |
| Templat DSP | gandakan Tambah
Mod Vektor Darab Tambah Darab Terkumpul 1 Mod Vektor 2 |
gandakan | Pilih mod operasi yang diingini untuk blok DSP.
Operasi yang dipilih ditunjukkan dalam Blok DSP View. |
| View | Daftar Membolehkan Pembersihan Daftar | Daftar Membolehkan | Pilihan untuk memilih skema masa atau skema set semula untuk daftar view. Operasi yang dipilih ditunjukkan dalam Blok DSP View. |
| bersambung… | |||
| Parameter | Nilai | Nilai Lalai | Penerangan |
| Pilih Daftar Membolehkan untuk Blok DSP View untuk menunjukkan skema pencatatan daftar. Anda boleh menukar jam untuk setiap daftar dalam ini view.
Pilih Daftar Bersih untuk Blok DSP View untuk menunjukkan skema tetapan semula daftar. Hidupkan Gunakan Single Clear untuk menukar skim set semula daftar. |
|||
| Gunakan Single Clear | Hidup atau mati | Mati | Hidupkan parameter ini jika anda mahu tetapan semula tunggal untuk menetapkan semula semua daftar dalam blok DSP. Matikan parameter ini untuk menggunakan port set semula yang berbeza untuk menetapkan semula daftar.
Hidupkan untuk jelas 0 pada daftar keluaran; matikan untuk jelas 1 pada daftar keluaran. Jelas 0 untuk daftar input menggunakan aclr[0] isyarat. Jelas 1 untuk kegunaan daftar keluaran dan saluran paip isyarat aclr[1]. Semua daftar input menggunakan isyarat set semula aclr[0]. Semua daftar keluaran dan saluran paip menggunakan isyarat set semula aclr[1]. |
| DSP View Sekat. | |||
| Rangkaian Dalam Multiplexer (14) | Membolehkan melumpuhkan | Lumpuhkan | Klik pada pemultipleks untuk mendayakan chainin
pelabuhan. |
| Pemultipleks Rantaian (12) | Lumpuhkan Aktifkan | Lumpuhkan | Klik pada pemultipleks untuk mendayakan chainout
pelabuhan. |
| Penambah (13) | +
– |
+ | Klik pada Penambah simbol untuk memilih mod tambah atau tolak. |
| Daftar Jam
• jam_ax (2) • jam_ay (3) • az_clock (4) • multi_pipeline_clock k(5) • ax_chainin_pl_clock k (7) • jam_masukan_penambah (9) • input_adder_2_clo ck (10) • output_clock (11) • accumulate_clock (1) • accum_pipeline_cl ock (6) • accum_adder_clock k (8) |
tiada Jam 0
Jam 1 Jam 2 |
Jam 0 | Untuk memintas mana-mana daftar, togol jam daftar ke tiada.
Togol jam daftar ke: • Jam 0 untuk menggunakan isyarat clk[0] sebagai sumber jam • Jam 1 untuk menggunakan isyarat clk[1] sebagai sumber jam • Jam 2 untuk menggunakan isyarat clk[2] sebagai sumber jam Anda hanya boleh menukar tetapan ini apabila anda memilih Daftar Membolehkan in View parameter. |
Rajah 1. Blok DSP View
Jadual 2. Templat DSP
| Templat DSP | Penerangan |
| gandakan | Melakukan operasi pendaraban ketepatan tunggal dan menggunakan persamaan berikut:
• Keluar = Ay * Az |
| Tambah | Melakukan operasi tambah atau tolak ketepatan tunggal dan menggunakan persamaan berikut:.
• Keluar = Ay + Ax • Keluar = Ay – Ax |
| Gandakan Tambah | Mod ini melakukan pendaraban ketepatan tunggal, diikuti dengan operasi tambah atau tolak dan menggunakan persamaan berikut.
• Keluar = (Ay * Az) – chainin • Keluar = (Ay * Az) + chainin • Keluar = (Ay * Az) – Ax • Keluar = (Ay * Az) + Ax |
| Darab Terkumpul | Melakukan pendaraban titik terapung diikuti dengan penambahan atau penolakan mata terapung dengan hasil pendaraban sebelumnya dan menggunakan persamaan berikut:
• Keluar(t) = [Ay(t) * Az(t)] – Keluar (t-1) apabila terkumpul isyarat dipandu tinggi. • Keluar(t) = [Ay(t) * Az(t)] + Keluar (t-1) apabila port terkumpul dipacu tinggi. • Keluar(t) = Ay(t) * Az(t) apabila port terkumpul dipacu rendah. |
| Mod Vektor 1 | Melakukan pendaraban titik terapung diikuti dengan penambahan atau penolakan mata terapung dengan input chainin daripada blok DSP pembolehubah sebelumnya dan menggunakan persamaan berikut:. |
| bersambung… | |
| Templat DSP | Penerangan |
| • Keluar = (Ay * Az) – chainin
• Keluar = (Ay * Az) + chainin • Keluar = (Ay * Az) , chainout = Ax |
|
| Mod Vektor 2 | Melakukan pendaraban titik terapung di mana teras IP menyuapkan hasil pendaraban terus ke rantaian keluar. Teras IP kemudiannya menambah atau menolak input chainin daripada blok DSP pembolehubah sebelumnya daripada input Ax sebagai hasil output.
Mod ini menggunakan persamaan berikut: • Keluar = Ax – chainin , chainout = Ay * Az • Keluar = Ax + chainin , chainout = Ay * Az • Keluar = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Rajah 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Rajah menunjukkan isyarat input dan output teras IP.
Jadual 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Isyarat Input
| Nama Isyarat | taip | Lebar | Lalai | Penerangan |
| kapak[31:0] | Input | 32 | rendah | Masukkan bas data ke pengganda. Tersedia dalam:
• Tambah mod • Mod Darab-Tambah tanpa ciri chainin dan chainout • Mod Vektor 1 • Mod Vektor 2 |
| ay[31:0] | Input | 32 | rendah | Masukkan bas data ke pengganda.
Tersedia dalam semua mod operasi titik terapung. |
| az[31:0] | Input | 32 | rendah | Masukkan bas data ke pengganda. Tersedia dalam:
• Membiak • Gandakan Tambah • Darab Terkumpul • Mod Vektor 1 • Mod Vektor 2 |
| chainin[31:0] | Input | 32 | rendah | Sambungkan isyarat ini kepada isyarat rantaian daripada teras IP DSP titik terapung sebelumnya. |
| clk[2:0] | Input | 3 | rendah | Masukkan isyarat jam untuk semua daftar.
Isyarat jam ini hanya tersedia jika mana-mana daftar input, daftar saluran paip atau daftar keluaran ditetapkan kepada Jam0 or Jam1 or Jam2. |
| ena[2:0] | Input | 3 | tinggi | Dayakan jam untuk clk[2:0]. Isyarat ini aktif-Tinggi.
• ena[0] adalah untuk Jam0 • ena[1] adalah untuk Jam1 • ena[2] adalah untuk Jam2 |
| aclr[1:0] | Input | 2 | rendah | Isyarat input jelas tak segerak untuk semua daftar. Isyarat ini aktif-tinggi.
guna aclr[0] untuk semua daftar input dan penggunaan aclr[1] untuk semua daftar saluran paip dan keluaran. |
| terkumpul | Input | 1 | rendah | Isyarat input untuk mendayakan atau melumpuhkan ciri penumpuk.
• Tegaskan isyarat ini untuk membolehkan maklum balas keluaran penambah. • Nyahtegaskan isyarat ini untuk melumpuhkan mekanisme maklum balas. Anda boleh menegaskan atau membatalkan penegasan isyarat ini semasa masa jalan. Tersedia dalam mod Multiply Accumulate. |
| rantaian[31:0] | Keluaran | 32 | — | Sambungkan isyarat ini kepada isyarat chainin teras IP DSP titik terapung seterusnya. |
| hasil[31:0] | Keluaran | 32 | — | Bas data keluaran daripada teras IP. |
Sejarah Semakan Dokumen
Perubahan pada Panduan Pengguna Intel FPGA IP Intel Cyclone 10 GX Native Floating-Point DSP
| tarikh | Versi | Perubahan |
| November 2017 | 2017.11.06 | Keluaran awal. |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Dokumen / Sumber
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Panduan Pengguna Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
