Garis Panduan Reka Bentuk FPGA Terhad intel AN 951 Stratix 10 IO

pengenalan

Dokumen ini menyediakan garis panduan reka bentuk khusus untuk Intel® Stratix® 10 I/O Limited (IOL) FPGA yang ditetapkan dengan memesan nombor bahagian (OPN) yang berakhir dengan -NL. FPGA Terhad I/O mengehadkan penggunaan transceiver supaya jalur lebar agregat sehala ialah ≤499 Gbps dan penggunaan GPIO kepada ≤700 pin I/O. Pelanggan mungkin mendapati peranti ini berguna apabila sekatan eksport mengekang penggunaan FPGA dengan penggunaan transceiver dan I/O melebihi had tersebut. Melainkan dinyatakan sebaliknya, FPGA Intel Stratix 10 I/O Limited berkelakuan sama dengan FPGA Intel Stratix 10 standard. Dokumen ini adalah berdasarkan perisian Intel Quartus® Prime versi 21.1.

Berakhirview

FPGA Intel Stratix 10 I/O Limited (IOL) ditetapkan dengan nombor bahagian pesanan (OPN) yang berakhir dengan akhiran -NL.
Perisian Intel Quartus Prime mempunyai sekatan pada FPGA Intel Stratix 10 IOL untuk mengehadkan penggunaan GPIO, LVDS dan transceiver.
Jadual berikut menunjukkan sokongan ciri untuk FPGA Intel Stratix 10 IOL dan FPGA OPN standard Intel Stratix 10.

Jadual 1. Perbandingan Ciri Peranti Terhad Intel Stratix 10 I/O dan Peranti Standard Intel Stratix 10:

Ciri	Parameter	Peranti Standard	Peranti Terhad I/O
Konfigurasi	Skim	Menyokong semua skim tanpa kefungsian atau perbezaan prestasi.
	Pengaturcaraan file keserasian	(1)	(1)
GPIO dan LVDS	Penggunaan kiraan pin I/O maksimum (2) (3)	>700 pin (4)	≤700 pin
Pemancar	Penggunaan lebar jalur maksimum (5)	>499 Gbps	≤499 Gbps
	Konfigurasi semula dinamik	ya	ya (6)
Nota: 1. Rujuk Garis Panduan Konfigurasi Peranti topik untuk butiran. 2. Kiraan pin GPIO dan LVDS dihadkan kepada 700 pin oleh sekatan IOL perisian Intel Quartus Prime. Kiraan pin LVDS ialah 2 pin setiap pasangan. 3. Kiraan pin I/O termasuk I/O tujuan umum, LVDS I/O dan vol tinggitage I/O. 4. Ketersediaan kiraan pin I/O maksimum bergantung pada pemilihan pakej peranti. 5. Untuk butiran pengiraan lebar jalur perisian Intel Quartus Prime, rujuk kepada Jalur Lebar Pemancar Pengiraan topik. 6. Mendayakan Konfigurasi Semula Dinamik mengurangkan lebar jalur maksimum transceiver bagi setiap sekatan IOL perisian Intel Quartus Prime. Merujuk kepada Status Konfigurasi Semula Dinamik bahagian dalam Pengiraan Lebar Jalur Transceiver topik untuk maklumat lanjut.

Pilihan Peranti Tersedia dan Memesan Nombor Bahagian
Topik ini menggambarkan pemetaan antara pilihan peranti yang tersedia dan kod pesanan yang sepadan, dan menunjukkan perbandingan antara I/O Limited (IOL) dan kod pesanan standard.

Rajah 1. SampKod Pesanan dan Pilihan Tersedia untuk FPGA Intel Stratix 10 dengan Akhiran NL Pilihan

Jadual berikut menunjukkan nombor bahagian pesanan (OPN) Intel Stratix 10 IOL FPGA dan OPN peranti standard Intel Stratix 10 yang setara. Untuk mendapatkan maklumat tentang memesan peranti yang tidak disenaraikan dalam jadual ini, hubungi wakil Intel anda.
Jadual 2. Intel Stratix 10 I/O Limited (IOL) FPGA OPN dan OPN FPGA Standard Setara

Varian	OPN FPGA standard	I/O Terhad FPGA OPN
GX	1SG040HH2F35I2VG	1SG040HH2F35I2VGNL
	1SG065HH2F35I2LG	1SG065HH2F35I2LGNL
	1SG110HN2F43E2VG	1SG110HN2F43E2VGNL
	1SG110HN2F43I2VG	1SG110HN2F43I2VGNL
	1SG166HN2F43I2VG	1SG166HN2F43I2VGNL
	1SG280LN2F43I2LG	1SG280LN2F43I2LGNL
	1SG280HN2F43I2VG	1SG280HN2F43I2VGNL
	1SG280HN2F43I2LG	1SG280HN2F43I2LGNL
TX	1ST040EH2F35I2LG	1ST040EH2F35I2LGNL
	1ST110EN2F43I2VG	1ST110EN2F43I2VGNL
	1ST110EN2F43I2LG	1ST110EN2F43I2LGNL
DX	1SD110PJ2F43E2VG	1SD110PJ2F43E2VGNL

Garis Panduan Perisian Intel Quartus Prime

Anda mesti menggunakan perisian Intel Quartus Prime Pro Edition versi 21.1 atau lebih baru untuk menyusun reka bentuk yang menyasarkan FPGA Intel Stratix 10 I/O Limited (IOL).
Topik berikut menyediakan panduan untuk memindahkan reka bentuk Intel Quartus Prime antara FPGA OPN standard Intel Stratix 10 dan FPGA Intel Stratix 10 IOL, dan untuk keserasian tampung perisian Intel Quartus Prime.

Migrasi Reka Bentuk
Terdapat dua kaedah untuk memindahkan reka bentuk antara FPGA Intel Stratix 10 standard dan FPGA Intel Stratix 10 I/O Limited (IOL).
Kaedah Migrasi Reka Bentuk 1: Tukar OPN Peranti

1. Dalam perisian Intel Quartus Prime, klik Tugasan ➤ Peranti dan pilih peranti sasaran anda.
2. Anda mempunyai fleksibiliti untuk menukar lokasi dan pin tugasan, jika mahu. Klik Ya apabila digesa, untuk meminta perisian Intel Quartus Prime mengalih keluar lokasi dan tugasan I/O, atau klik Tidak untuk mengekalkan tugasan sedia ada anda.

Rajah 2. Kotak Dialog untuk Mengalih Keluar Lokasi dan Tugasan I/O

Kaedah Migrasi Reka Bentuk 2: Gunakan Antara Muka Pengguna Migrasi
Antara Muka Pengguna Migrasi membantu dalam menyemak keserasian peranti dan menyediakan jadual perbandingan—boleh diakses daripada Pin Migration View dalam Perancang Pin— menunjukkan hasil penghijrahan antara peranti yang dipilih untuk penghijrahan.

1. Dalam perisian Intel Quartus Prime, klik Tugasan ➤ Peranti.
2. Klik butang Migrasi Peranti di bahagian bawah sebelah kanan tetingkap Peranti.
   Rajah 3. Example daripada Kotak Dialog Peranti
3. Dalam kotak dialog Peranti Migrasi, pilih peranti migrasi serasi yang anda mahu sasarkan.
   Rajah 4. Example daripada Kotak Dialog Peranti Migrasi
4. Migrasi Pin View tersedia dalam Perancang Pin, dan memudahkan perbandingan antara peranti penghijrahan; ia menyediakan maklumat berikut:
   • Nombor pin
   • Peranti migrasi
   • Pencari pin
   • Hasil migrasi
   • Tunjukkan pin yang diserlahkan sahaja
   • Tunjukkan perbezaan migrasi
   • Eksport
   • Tunjukkan lajur
     Buka Pin Migrasi View dalam Perancang Pin, dengan mengklik View ➤ Pin Tetingkap Migrasi. Anda boleh mengakses maklumat terperinci dengan mengklik kanan pilihan anda dalam Pin Migration View.

Rajah 5. Example daripada Pin Migrasi View

Keserasian Tampalan Perisian Intel Quartus Prime
Tampalan perisian Intel Quartus Prime untuk Intel Stratix 10 FPGA dengan OPN standard tidak serasi dengan FPGA Intel Stratix 10 I/O Limited (IOL), melainkan tampung itu menyatakan sokongan.
Untuk meminta tampung perisian Intel Quartus Prime untuk FPGA Intel Stratix 10 IOL, hubungi Sokongan Intel Saya.

Mesej Ralat Perisian Intel Quartus Prime Berkaitan
Apabila menyusun reka bentuk yang menyasarkan FPGA Terhad Intel Stratix 10 I/O, anda mungkin menghadapi mesej ralat kompilasi seperti yang ditunjukkan di bawah.

Jadual 3. Mesej Ralat Perisian Intel Quartus Prime Berkaitan

Mesej Ralat Perisian Intel Quartus Prime	Rujukan
Reka bentuk ini menggunakan peranti yang dihadkan kepada maksimum 700 pengguna-IO. Pada masa ini,Kiraan pin I/O> sedang digunakan!”	Mesej Ralat untuk > Penggunaan 700 Pin
Peranti semasaOPN peranti> kadar data tidak boleh melebihi 499Gbps. Kadar data TX reka bentuk ialahKadar data kumulatif TX>, dan kadar data RX ialahKadar data kumulatif RX>.	Mesej Ralat untuk Reka Bentuk Melebihi Pemindah Maksimum Lebar jalur

Garis Panduan Peranti

FPGA Intel Stratix 10 I/O Limited (IOL) menyokong skema konfigurasi peranti yang sama seperti FPGA OPN standard Intel Stratix 10. Topik berikut menyediakan garis panduan untuk mengkonfigurasi ciri GPIO, LVDS dan transceiver untuk memastikan penyusunan reka bentuk berjaya pada Intel Stratix 10 IOL FPGA.

Garis Panduan Konfigurasi Peranti
FPGA Intel Stratix 10 I/O Limited (IOL) mempunyai ID peranti unik yang mengawal perisian tegar peranti untuk menghalang pemuatan pengaturcaraan yang tidak dibenarkan files.
Pengaturcaraan File Keserasian
Jadual berikut menunjukkan pengaturcaraan file keserasian antara peranti OPN standard dan peranti IOL OPN yang setara. Jika anda menyasarkan reka bentuk yang sama kepada kedua-dua peranti OPN standard dan peranti IOL OPN yang serasi, anda boleh memilih untuk menyusun reka bentuk menggunakan IOL OPN sahaja.

Jadual 4. Pengaturcaraan File Keserasian Antara Intel Stratix 10 FPGA dengan Standard OPN dan Intel Stratix 10 I/O Limited FPGA dengan IOL OPN

	Peranti Standard Intel Stratix 10	Peranti Terhad Intel Stratix 10 I/O
Pengaturcaraan file dijana dengan I/O Limited OPN	ya	ya
Pengaturcaraan file dijana dengan OPN standard	ya	Tidak

Kaedah untuk Mengenalpasti OPN Peranti daripada Pengaturcaraan .SOF File
Langkah berikut membolehkan anda menentukan sama ada .SOF yang diberikan file menyasarkan Intel Stratix 10 FPGA dengan Standard OPN atau Intel Stratix 10 FPGA dengan IOL OPN.

1. Pergi ke antara muka baris perintah perisian Intel Quartus Prime.
2. Tukar direktori kerja untuk mencari .SOF file: $cdfile_direktori>
3. Taip dan jalankan arahan quartus_pfg: $ quartus_pfg -ifilenama>.sof
4. Dalam mesej yang dipaparkan, cari Peranti: .

Rajah berikut menggambarkan bekasampdaripada mesej perisian Intel Quartus Prime yang dipaparkan. Nombor bahagian FPGA Intel Stratix 10 I/O Limited yang disasarkan berakhir dengan NL.

Rajah 6. ExampMesej Perisian Intel Quartus Prime menunjukkan IOL OPN dalam .SOF File

Untuk maklumat tentang ID Peranti, rujuk ID Peranti dalam Intel Stratix 10 JTAG Panduan Pengguna Ujian Imbasan Sempadan.
Maklumat Berkaitan
Intel Stratix 10 JTAG Panduan Pengguna Ujian Imbasan Sempadan

Garis Panduan GPIO dan LVDS
Topik berikut menyediakan perbandingan sumber input/output (I/O) dan garis panduan migrasi reka bentuk.

Perbandingan Sumber I/O Antara Peranti OPN Standard dan IOL OPN
Jadual berikut membandingkan OPN standard Intel Stratix 10 dan FPGA OPN Intel Stratix 10 I/O Limited (IOL).

Jadual 5. Persamaan dan Perbezaan Antara OPN Standard Intel Stratix 10 dan FPGA OPN Terhad I/O

item	Persamaan	Perbezaan
Ciri I/O	Ciri I/O adalah sama. (1)	tiada
Fungsi Pin	Semua fungsi pin termasuk kuasa dan pin konfigurasi yang diterangkan dalam pin keluar peranti Intel Stratix 10 files adalah sama. (2)	tiada
Had Penggunaan I/O	Untuk pakej F35 & F43, jumlah had penggunaan kiraan I/O adalah sama antara peranti OPN standard dan IOL OPN, kerana kedua-duanya mempunyai <700 pin I/O sahaja.	Untuk pakej F50, F55 & F74 (3) jumlah penggunaan I/O dihadkan kepada maksimum 700 pin untuk IOL OPN. Pin 700 I/O boleh menjadi sebarang kombinasi pin yang disenaraikan dalam pin keluar file. Untuk reka bentuk yang menggunakan lebih daripada 700 pin dalam peranti OPN standard, jumlah kiraan I/O mesti dikurangkan kepada ≤700 untuk dimuatkan dalam peranti IOL.
Nota: 1. Rujuk kepada Panduan Pengguna I/O Tujuan Am Intel Stratix 10 untuk maklumat tentang ciri Intel Stratix 10 I/O. 2. Rujuk kepada Intel® Stratix® 10 Pin-Out Peranti Files. 3. FPGA Intel Stratix 10 IOL dengan pilihan pakej F50, F55 & F74 tidak tersedia buat masa ini. Untuk maklumat, hubungi wakil Intel anda.

Migrasi Reka Bentuk
Apabila memindahkan reka bentuk daripada kiraan penggunaan I/O yang lebih besar kepada kiraan penggunaan I/O yang lebih rendah, anda harus menilai jumlah perubahan kuasa peranti dan sambungan pin.

Jumlah Penggunaan Kuasa Peranti
Penggunaan kuasa peranti bergantung pada penggunaan I/O dalam reka bentuk. Apabila penggunaan I/O berubah selepas memindahkan reka bentuk daripada peranti OPN standard kepada I/O Limited (IOL) OPN, anda harus menilai penggunaan kuasa menggunakan Intel Quartus Prime Power Analyzer atau Intel FPGA Power and Thermal Calculator, untuk mencapai anggaran kuasa yang tepat.
Untuk maklumat berkaitan, rujuk:

• Panduan Pengguna Intel® FPGA Power and Thermal Calculator
• Panduan Pengguna Intel® Quartus® Prime Pro Edition – Analisis Kuasa dan Pengoptimuman

Sambungan Pin untuk Pin Tidak Digunakan
Jika terdapat pin I/O yang tidak digunakan selepas memindahkan reka bentuk daripada peranti OPN standard ke IOL OPN, anda mesti menyambungkan pin yang tidak digunakan seperti yang ditakrifkan dalam perisian Intel Quartus Prime. Langkah-langkah berikut menggambarkan proses ini:

1. Dalam Project Navigator dalam perisian Intel Quartus Prime, klik kanan OPN, dan kemudian klik Peranti.
   Rajah 7. Membuka Kotak Dialog Peranti
2. Dalam kotak dialog Peranti, klik butang Peranti dan Pilihan Pin.
   Rajah 8. Butang Pilihan Peranti dan Pin dalam Kotak Dialog Peranti
3. Navigasi ke tab Pin Tidak Digunakan dalam pepohon Kategori di sebelah kiri kotak dialog Peranti dan Pilihan Pin. Pilih tetapan pilihan anda daripada senarai lungsur turun dalam bahagian Simpan semua pin yang tidak digunakan.
   Rajah 9. Kotak Dialog Pilihan Peranti dan Pin

Mesej Ralat untuk > Penggunaan 700 Pin
Apabila reka bentuk mempunyai penggunaan I/O melebihi 700 pin untuk pakej yang mempunyai lebih daripada 700 pin I/O, perisian Intel Quartus Prime mengeluarkan mesej ralat semasa penyusunan.
Mesej ralat: Reka bentuk ini menggunakan peranti yang dihadkan kepada maksimum 700 pengguna-IO. Pada masa ini, sedang digunakan!”

Garis Panduan Transceiver
FPGA Intel Stratix 10 I/O Limited (IOL) mempunyai sekatan peletakan Intel Quartus Prime Fitter tambahan yang menetapkan lebar jalur transceiver maksimum pada 499 Gbps untuk kadar data terkumpul TX masing-masing dan kadar data terkumpul RX merentas semua saluran transceiver yang digunakan dalam reka bentuk. Garis panduan peletakan dalam Panduan Pengguna Transceiver L/H/E/P-Tile masing-masing dan dalam AN 778 terpakai untuk kedua-dua FPGA Intel Stratix 10 dan IOL Intel Stratix 10 standard.
Untuk maklumat berkaitan, rujuk:

• L- dan Panduan Pengguna PHY Transceiver H-Tile
• E-Jubin Panduan Pengguna PHY Transceiver
  Intel FPGA P-Tile Avalon Streaming IP untuk Reka Bentuk PCI Express Example Panduan Pengguna
• P-Jubin Avalon® Intel® FPGA IP yang dipetakan memori untuk Panduan Pengguna PCI Express*
• AN 778: Penggunaan Transceiver Intel® Stratix® 10 L-Jubin/H-Jubin

Pengiraan Lebar Jalur Transceiver
Kadar data transceiver untuk setiap saluran yang digunakan pada kadar data kumulatif TX reka bentuk dan kadar data kumulatif RX tertakluk kepada dua konfigurasi IP PHY asli: mod modulasi isyarat dan status konfigurasi semula dinamik.

Mod Modulasi Isyarat
Secara lalai, IP PHY asli menggunakan modulasi bukan-kembali-ke-sifar (NRZ) untuk
isyarat elektrik melainkan anda memilih Pulse-Amplitude Modulasi 4-Tahap (PAM4) dalam ETile.
L-Tile dan H-Tile mempunyai modulasi NRZ untuk isyarat elektrik sahaja. Apabila saluran menggunakan NRZ, nilai kadar data dikira sebagai saluran tunggal; bagaimanapun, apabila pautan menggunakan PAM4, nilai kadar data dikira sebagai dua saluran apabila ia menggunakan dua saluran fizikal.
Examppengiraan untuk model penggunaan dengan satu saluran 10 Gbps menggunakan NRZ dan satu pautan 56 Gbps menggunakan isyarat PAM4:
Lebar jalur = (10Gbps x 1 saluran) + (56 Gbps x 2 saluran) = 122 Gbps

Status Konfigurasi Semula Dinamik
Untuk peranti L-Tile, H-Tile dan E-Tile, kadar data yang digunakan oleh perisian Intel Quartus Prime untuk kadar data TX dan RX adalah tertakluk kepada status ciri konfigurasi semula dinamik transceiver. Apabila anda belum mendayakan konfigurasi semula dinamik, kadar data ditentukan oleh atribut kadar data yang ditetapkan dalam IP PHY asli. Apabila anda telah mendayakan konfigurasi semula dinamik, kadar data ditakrifkan oleh kadar data maksimum saluran mengikut spesifikasi transceiver terpantas bagi L-Tile, H-Tile atau E-Tile.
Jalur lebar pemancar dikurangkan lagi mengikut takrifan berikut:

• Untuk peranti L-Tile, perisian Intel Quartus Prime menggunakan kadar data maksimum saluran pada kelajuan transceiver gred 2, kerana L-Tile tidak mempunyai transceiver speed gred 1.
• Untuk peranti H-Tile dan E-Tile, perisian Intel Quartus Prime menggunakan kadar data maksimum saluran pada gred kelajuan transceiver 1, walaupun gred kelajuan transceiver I/O Limited (IOL) OPN ialah 2.

Jadual berikut menggambarkan bekasampyang menggunakan 10 Gbps merentas semua saluran, dalam peranti L-Tile, H-Tile atau E-Tile.

Jadual 6. Kadar Data Berkesan setiap Saluran untuk Pengiraan Lebar Jalur Transceiver Perisian Intel Quartus Prime dengan Example daripada 10Gbps IP PHY Asli

Status Konfigurasi Semula Dinamik
Lumpuhkan				Dayakan
Lokasi Saluran	Kadar Data Gunaan setiap Saluran (Gbps)			Lokasi Saluran	Kadar Data Gunaan setiap Saluran (Gbps)
	L-jubin	H-jubin	E-Jubin (NRZ/ PAM4)		L-jubin	H-jubin	E-Jubin (NRZ/ PAM4)
23	10	10	10 / 20	23	17.4	17.4	28.9 / 57.4
22	10	10	10 / 20	22	26.6	28.3	28.9 / 57.4
21	10	10	10 / 20	21	26.6	28.3	28.9 / 57.4
20	10	10	10 / 20	20	17.4	17.4	28.9 / 57.4
19	10	10	10 / 20	19	26.6	28.3	28.9 / 57.4
18	10	10	10 / 20	18	26.6	28.3	28.9 / 57.4
17	10	10	10 / 20	17	17.4	17.4	28.9 / 57.4
16	10	10	10 / 20	16	26.6	28.3	28.9 / 57.4
15	10	10	10 / 20	15	26.6	28.3	28.9 / 57.4
14	10	10	10 / 20	14	17.4	17.4	28.9 / 57.4
13	10	10	10 / 20	13	26.6	28.3	28.9 / 57.4
12	10	10	10 / 20	12	26.6	28.3	28.9 / 57.4
11	10	10	10 / 20	11	17.4	17.4	28.9 / 57.4
10	10	10	10 / 20	10	26.6	28.3	28.9 / 57.4
9	10	10	10 / 20	9	26.6	28.3	28.9 / 57.4
8	10	10	10 / 20	8	17.4	17.4	28.9 / 57.4
bersambung…

Status Konfigurasi Semula Dinamik
Lumpuhkan				Dayakan
Lokasi Saluran	Kadar Data Gunaan setiap Saluran (Gbps)			Lokasi Saluran	Kadar Data Gunaan setiap Saluran (Gbps)
	L-jubin	H-jubin	E-Jubin (NRZ/ PAM4)		L-jubin	H-jubin	E-Jubin (NRZ/ PAM4)
7	10	10	10 / 20	7	26.6	28.3	28.9 / 57.4
6	10	10	10 / 20	6	26.6	28.3	28.9 / 57.4
5	10	10	10 / 20	5	17.4	17.4	28.9 / 57.4
4	10	10	10 / 20	4	26.6	28.3	28.9 / 57.4
3	10	10	10 / 20	3	26.6	28.3	28.9 / 57.4
2	10	10	10 / 20	2	17.4	17.4	28.9 / 57.4
1	10	10	10 / 20	1	26.6	28.3	28.9 / 57.4
0	10	10	10 / 20	0	26.6	28.3	28.9 / 57.4

Mesej Ralat untuk Reka Bentuk Melebihi Lebar Jalur Transceiver Maksimum
Apabila reka bentuk melebihi lebar jalur transceiver maksimum ≤499Gbps, Intel Quartus Prime Fitter mengeluarkan mesej ralat semasa penyusunan. Sistem memaparkan maklumat yang berkaitan dengan ralat, sejurus sebelum mesej ralat. Mesej maklumat bahagian 1 menyenaraikan semua saluran RX dan TX dan kadar data yang digunakan oleh Fitter dalam pengiraan lebar jalur transceiver, dengan satu baris mesej untuk setiap saluran TX dan RX. Mesej itu mengenal pasti sama ada saluran itu mendayakan ciri konfigurasi semula dinamik transceiver. Ex berikutampmenggambarkan mesej maklumat ini:

Mesej maklumat bahagian 2 menyenaraikan kadar data kumulatif TX dan kadar data kumulatif RX yang digunakan oleh perisian Intel Quartus Prime untuk menentukan sama ada had lebar jalur transceiver melebihi. Ex berikutampmenggambarkan mesej maklumat ini:

Mesej ralat muncul jika kadar data kumulatif TX atau RX reka bentuk semasa melebihi 499 Gbps.

Rajah berikut menunjukkan exampsedikit daripada mesej maklumat perisian Intel Quartus Prime dan mesej ralat untuk kadar data berikut, masing-masing:

• Kadar data kumulatif TX dan RX sebanyak 498.998400 Gbps
• Kadar data kumulatif TX dan RX sebanyak 499.200000 Gbps
• Kadar data kumulatif TX dan RX sebanyak 1184.00000 Gbps

Rajah 10. ExampMesej Maklumat Perisian Intel Quartus Prime dengan Kadar Data Kumulatif TX dan RX 498.998400 Gbps, dengan Konfigurasi Semula Dinamik Transceiver Dilumpuhkan

Rajah 11. ExampMaklumat Perisian dan Mesej Ralat Intel Quartus Prime dengan Kadar Data Kumulatif TX dan RX 499.200000 Gbps, dengan Konfigurasi Semula Dinamik Transceiver Dilumpuhkan

Rajah 12. ExampMaklumat Perisian dan Mesej Ralat Intel Quartus Prime Dengan Kadar Data Kumulatif TX dan RX 1184.00000 Gbps, dengan Konfigurasi Semula Dinamik Transceiver Didayakan

Sejarah Semakan Dokumen untuk AN 951: Garis Panduan Reka Bentuk FPGA Terhad Intel Stratix 10 I/O

Versi Dokumen	Versi Intel Quartus Prime	Perubahan
2021.08.24	21.1	Ditambah pautan dalam Garis Panduan Konfigurasi Peranti topik.
2021.05.06	21.1	Keluaran awal.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

Dokumen / Sumber

Garis Panduan Reka Bentuk FPGA Terhad intel AN 951 Stratix 10 IO [pdf] Panduan Pengguna Garis Panduan Reka Bentuk FPGA Terhad AN 951 Stratix 10 IO, Garis Panduan Reka Bentuk FPGA Terhad, Reka Bentuk FPGA Terhad IO, AN 951 Stratix 10, Reka Bentuk FPGA

Rujukan

• Manual Pengguna