HDMI Arria 10 Reka Bentuk IP FPGA Cthample
Panduan PenggunaHDMI Intel® Arria 10 FPGA IP
Reka Bentuk Cthample Panduan Pengguna
Dikemas kini untuk Intel®Quartus®
Suite Reka Bentuk Perdana: 22.4
Versi IP: 19.7.1

HDMI Intel® FPGA IP Reka Bentuk ExampPanduan Mula Pantas untuk Peranti Intel® Arria® 10

Peranti HDMI Intel® 10 menampilkan meja ujian simulasi dan reka bentuk perkakasan yang menyokong kompilasi dan ujian perkakasan.
Reka bentuk IP FPGA example untuk Intel Arria®
IP FPGA Intel HDMI menawarkan contoh reka bentuk berikutamples:

• Reka bentuk penghantaran semula HDMI 2.1 RX-TX dengan mod pautan kadar tetap (FRL) didayakan
• Reka bentuk penghantaran semula HDMI 2.0 RX-TX dengan mod FRL dilumpuhkan
• HDCP melalui reka bentuk HDMI 2.0

Nota: Ciri HDCP tidak disertakan dalam perisian Intel® Quartus Prime Pro Edition.
Untuk mengakses ciri HDCP, hubungi Intel di https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk dalam perkakasan.
Rajah 1. Langkah PembangunanMaklumat Berkaitan
Panduan Pengguna IP FPGA Intel HDMI
1.1. Menjana Reka Bentuk
Gunakan editor parameter HDMI Intel FPGA IP dalam perisian Intel Quartus Prime untuk menjana ex reka bentukamples. Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Bermula dengan Nios® II EDS dalam perisian Intel Quartus Prime Pro Edition versi 19.2 dan perisian Intel Quartus Prime Standard Edition versi 19.1, Intel telah mengalih keluar komponen Cygwin dalam versi Windows* Nios II EDS, menggantikannya dengan Windows* Subsytem for Linux (WSL). Jika anda pengguna Windows*, anda perlu memasang WSL sebelum menjana bekas reka bentuk andaample.
Rajah 2. Menjana Aliran Reka Bentuk

1. Buat projek yang menyasarkan keluarga peranti Intel Arria 10 dan pilih peranti yang diingini.
2. Dalam Katalog IP, cari dan klik dua kali Protokol Antara Muka ➤ Audio & Video ➤ IP FPGA Intel HDMI. Tetingkap Varian IP Baharu atau Variasi IP Baharu muncul.
3. Tentukan nama peringkat atas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .ip atau .qsys.
4. Klik OK. Editor parameter muncul.
5. Pada tab IP, konfigurasikan parameter yang dikehendaki untuk kedua-dua TX dan RX.
6. Hidupkan parameter Sokongan FRL untuk menjana reka bentuk HDMI 2.1 example dalam mod FRL. Matikannya untuk menjana reka bentuk HDMI 2.0 example tanpa FRL.
7. Pada Reka Bentuk ExampPada tab, pilih Arria 10 HDMI RX-TX Retransmit.
8. Pilih Simulasi untuk menjana meja ujian, dan pilih Sintesis untuk menjana reka bentuk perkakasan example.Anda mesti memilih sekurang-kurangnya satu daripada pilihan ini untuk menjana ex reka bentukample files. Jika anda memilih kedua-duanya, masa penjanaan lebih lama.
9. Untuk Menjana File Format, pilih Verilog atau VHDL.
10. Untuk Kit Pembangunan Sasaran, pilih Kit Pembangunan FPGA Intel Arria 10 GX. Jika anda memilih kit pembangunan, maka peranti sasaran (dipilih dalam langkah 4) berubah untuk memadankan peranti pada papan sasaran. Untuk Kit Pembangunan FPGA Intel Arria 10 GX, peranti lalai ialah 10AX115S2F4I1SG.
11. Klik Jana Example Reka bentuk.

Maklumat Berkaitan
Bagaimana untuk memasang Windows* Subsystem for Linux* (WSL) pada Windows* OS?
1.2. Mensimulasikan Reka Bentuk
Meja ujian HDMI mensimulasikan reka bentuk gelung balik bersiri daripada tika TX kepada tika RX. Penjana corak video dalaman, audio samppenjana, penjana data jalur sisi dan modul penjana data tambahan memacu tika HDMI TX dan output bersiri daripada tika TX bersambung ke tika RX dalam meja ujian.
Rajah 3. Aliran Simulasi Reka Bentuk

1. Pergi ke folder simulasi yang dikehendaki.
2. Jalankan skrip simulasi untuk simulator yang disokong pilihan anda. Skrip menyusun dan menjalankan testbench dalam simulator.
3. Menganalisis keputusan.

Jadual 1. Langkah-langkah Menjalankan Simulasi

Simulator	Direktori Kerja	Arahan
Riviera-PRO*	/simulasi/aldec	Dalam baris arahan, taip
		vsim -c -do aldec.do
ModelSim*	/simulasi/mentor	Dalam baris arahan, taip
		vsim -c -do mentor.do
VCS*	/simulasi/synopsys/vcs	Dalam baris arahan, taip
		sumber vcs_sim.sh
VCS MX	/simulasi/synopsys/ vcsmx	Dalam baris arahan, taip
		sumber vcsmx_sim.sh
Xcelium* Selari	/simulasi/xcelium	Dalam baris arahan, taip
		sumber xcelium_sim.sh

Simulasi yang berjaya berakhir dengan mesej berikut:
# SIMBOL_PER_JAM = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# FREKUENSI_AUDIO (kHz) = 48
# AUDIO_CHANNEL = 8
# Pas simulasi
1.3. Menyusun dan Menguji Reka Bentuk

Untuk menyusun dan menjalankan ujian demonstrasi pada perkakasan exampreka bentuk, ikuti langkah berikut:

1. Pastikan perkakasan cthamppenjanaan reka bentuk selesai.
2. Lancarkan perisian Intel Quartus Prime dan buka fail .qpf file.
   • Reka bentuk HDMI 2.1 cthampdengan Sokongan FRL didayakan: direktori projek/kuartus/a10_hdmi21_frl_demo.qpf
   • Reka bentuk HDMI 2.0 cthample dengan Sokongan FRL dilumpuhkan: projected irectory/quartus/a10_hdmi2_demo.qpf
3. Klik Pemprosesan ➤ Mulakan Penyusunan.
4. Selepas penyusunan berjaya, .sof file akan dijana dalam quartus/output_files direktori.
5. Sambung ke port FMC on-board B (J2):
   • Reka bentuk HDMI 2.1 cthampdengan Sokongan FRL didayakan: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Nota: Anda boleh memilih semakan kad anak perempuan Bitec HDMI anda. Di bawah Reka Bentuk Example tab, tetapkan Semakan Kad Anak Perempuan HDMI kepada sama ada Semakan 9, Semakan atau tiada kad anak perempuan. Nilai lalai ialah Semakan 9.
   • Reka bentuk HDMI 2.0 cthampdengan Sokongan FRL dilumpuhkan: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Sambungkan TX (P1) kad anak perempuan Bitec FMC kepada sumber video luaran.
7. Sambungkan RX (P2) kad anak Bitec FMC ke sinki video luaran atau penganalisis video.
8. Pastikan semua suis pada papan pembangunan berada dalam kedudukan lalai.
9. Konfigurasikan peranti Intel Arria 10 yang dipilih pada papan pembangunan menggunakan .sof yang dijana file (Alat ➤ Pengaturcara ).
10. Penganalisis hendaklah memaparkan video yang dijana daripada sumber.

Maklumat Berkaitan
Panduan Pengguna Kit Pembangunan FPGA Intel Arria 10
1.4. HDMI Intel FPGA IP Reka Bentuk Example Parameter
Jadual 2.
HDMI Intel FPGA IP Reka Bentuk ExampParameter untuk Peranti Intel Arria 10 Pilihan ini tersedia untuk peranti Intel Arria 10 sahaja.

Parameter	Nilai	Penerangan
Reka Bentuk Tersedia Cthample
Pilih Reka Bentuk	Arria 10 HDMI RX-TX Hantar Semula	Pilih reka bentuk example untuk dijana.

Reka Bentuk Cthample Files
Simulasi	Hidup, Mati	Hidupkan pilihan ini untuk menjana yang diperlukan files untuk meja ujian simulasi.
Sintesis	Hidup, Mati	Hidupkan pilihan ini untuk menjana yang diperlukan files untuk kompilasi Intel Quartus Prime dan demonstrasi perkakasan.

Format HDL Dijana
Menjana File Format	Verilog, VHDL	Pilih format HDL pilihan anda untuk reka bentuk yang dijanaample fileditetapkan. Nota: Pilihan ini hanya menentukan format untuk IP peringkat atas yang dijana files. Semua yang lain files (cthample testbenches dan tingkat atas files untuk demonstrasi perkakasan) adalah dalam format Verilog HDL

Kit Pembangunan Sasaran
Pilih Papan	Tiada Kit Pembangunan,	Pilih papan untuk reka bentuk yang disasarkan cthample.
	Kit Pembangunan FPGA Arria 10 GX, Kit Pembangunan Tersuai	• Tiada Kit Pembangunan: Pilihan ini tidak termasuk semua aspek perkakasan untuk reka bentuk example. Teras IP menetapkan semua tugasan pin kepada pin maya. • Kit Pembangunan FPGA Arria 10 GX: Pilihan ini secara automatik memilih peranti sasaran projek untuk dipadankan dengan peranti pada kit pembangunan ini. Anda boleh menukar peranti sasaran menggunakan Tukar Peranti Sasaran parameter jika semakan papan anda mempunyai varian peranti yang berbeza. Teras IP menetapkan semua tugasan pin mengikut kit pembangunan.
		•Kit Pembangunan Tersuai: Pilihan ini membenarkan reka bentuk exampuntuk diuji pada kit pembangunan pihak ketiga dengan Intel FPGA. Anda mungkin perlu menetapkan tugasan pin sendiri.

Peranti Sasaran
Tukar Peranti Sasaran	Hidup, Mati	Hidupkan pilihan ini dan pilih varian peranti pilihan untuk kit pembangunan.

Reka Bentuk HDMI 2.1 Cthample (Sokongan FRL = 1)

Reka bentuk HDMI 2.1 exampdalam mod FRL menunjukkan satu contoh HDMI gelung balik selari yang terdiri daripada empat saluran RX dan empat saluran TX.
Jadual 3. Reka Bentuk HDMI 2.1 Cthample untuk Peranti Intel Arria 10

Reka Bentuk Cthample	Kadar Data	Mod Saluran	Jenis Gelung Balik
Arria 10 HDMI RX-TX Hantar Semula	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simplex	Selari dengan penimbal FIFO

Ciri-ciri

• Reka bentuk ini menghidupkan penimbal FIFO untuk melakukan laluan strim video HDMI terus antara sinki dan sumber HDMI 2.1.
• Reka bentuk ini mampu bertukar antara mod FRL dan mod TMDS semasa masa berjalan.
• Reka bentuk menggunakan status LED untuk penyahpepijatan awaltage.
• Reka bentuk disertakan dengan contoh HDMI RX dan TX.
• Reka bentuk menunjukkan penyisipan dan penapisan Rangka Info Julat Dinamik dan Penguasaan (HDR) dalam modul pautan RX-TX.
• Reka bentuk merundingkan kadar FRL antara sinki yang disambungkan ke TX dan sumber yang disambungkan ke RX. Reka bentuk melepasi EDID dari sinki luaran ke RX on-board dalam konfigurasi lalai. Pemproses Nios II merundingkan asas pautan pada keupayaan sinki yang disambungkan ke TX. Anda juga boleh menogol suis on-board user_dipsw untuk mengawal keupayaan TX dan RX FRL secara manual.
• Reka bentuk ini termasuk beberapa ciri penyahpepijatan.
  Tika RX menerima sumber video daripada penjana video luaran, dan data kemudiannya melalui FIFO gelung balik sebelum ia dihantar ke tika TX. Anda perlu menyambungkan penganalisis video luaran, monitor atau televisyen dengan sambungan HDMI ke teras TX untuk mengesahkan kefungsian.

2.1. Gambarajah Blok Reka Bentuk Pancaran Semula HDMI 2.1 RX-TX
Reka bentuk penghantaran semula HDMI RX-TX example menunjukkan gelung balik selari pada mod saluran simplex untuk HDMI 2.1 dengan Sokongan FRL didayakan.
Rajah 4. Gambarajah Blok Hantar Semula HDMI 2.1 RX-TX2.2. Mencipta Reka Bentuk RX-Only atau TX-Onlyns
Untuk pengguna lanjutan, anda boleh menggunakan reka bentuk HDMI 2.1 untuk mencipta reka bentuk TX atau RX sahaja.
Rajah 5. Komponen Diperlukan untuk Reka Bentuk RX-Only atau TX-OnlyUntuk menggunakan komponen RX atau TX sahaja, keluarkan blok yang tidak berkaitan daripada reka bentuk.
Jadual 4. Keperluan Reka Bentuk RX-Only dan TX-Only

Keperluan Pengguna	pelihara	Alih keluar	Tambah
HDMI RX sahaja	RX Atas	• Atas TX • Pautan RX-TX • Subsistem CPU • Arbiter Transceiver	–
HDMI TX sahaja	•TX Atas •Sub-Sistem CPU	•RX Atas • Pautan RX-TX •Arbiter Transceiver	Penjana Corak Video (modul tersuai atau dijana daripada Suite Pemprosesan Video dan Imej (VIP))

Selain perubahan RTL, anda juga perlu mengedit skrip main.c.
• Untuk reka bentuk HDMI TX sahaja, lepaskan penantian untuk status kunci HDMI RX dengan mengalih keluar baris berikut dan ganti dengan
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
manakala (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx selepas rx dikunci
jika (rx_hdmi_lock == 1) {
jika (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} lain {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Untuk reka bentuk HDMI RX sahaja, simpan hanya baris berikut dalam skrip main.c:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Keperluan Perkakasan dan Perisian
Intel menggunakan perkakasan dan perisian berikut untuk menguji reka bentuk example.
Perkakasan

• Kit Pembangunan FPGA Intel Arria 10 GX
• Sumber HDMI 2.1 (Penjana Data Kuantum 980 48G)
• Sinki HDMI 2.1 (Penganalisis Data Kuantum 980 48G)
• Kad anak perempuan Bitec HDMI FMC 2.1 (Semakan 9)
• Kabel HDMI 2.1 Kategori 3 (diuji dengan Kabel Belkin 48Gbps HDMI 2.1)

Perisian

• Perisian Intel Quartus Prime Pro Edition versi 20.1

2.4. Struktur Direktori
Direktori mengandungi yang dihasilkan files untuk reka bentuk HDMI Intel FPGA IP example.
Rajah 6. Struktur Direktori untuk Reka Bentuk CthampleJadual 5. RTL yang dihasilkan Files

Folder	Files/Subfolder
biasa	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pl	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
konfigurasi semula	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Jadual 6. Simulasi Dijana Files
Rujuk kepada Meja Ujian Simulasi bahagian untuk maklumat lanjut

Folder	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
irama	/cds.lib
	/hdl.var
mentor	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filesenarai.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
biasa	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Jadual 7. Perisian Dijana Files

Folder	Files
tx_control_src Nota: Folder tx_control juga mengandungi pendua ini files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	utama.c
	pio_baca_tulis.c
	pio_baca_tulis.h

2.5. Komponen Reka Bentuk
Reka bentuk HDMI Intel FPGA IP example terdiri daripada komponen peringkat atas biasa dan komponen teratas HDMI TX dan RX.
2.5.1. Komponen HDMI TX
Komponen atas HDMI TX termasuk komponen peringkat atas teras TX, dan IOPLL, pengawal set semula transceiver PHY, PHY asli transceiver, TX PLL, pengurusan konfigurasi semula TX dan blok penimbal output.
Rajah 7. Komponen Atas HDMI TXJadual 8. Komponen Atas HDMI TX

Modul	Penerangan
Teras HDMI TX	IP menerima data video dari peringkat atas dan melakukan pengekodan data tambahan, pengekodan data audio, pengekodan data video, perebutan, pengekodan TMDS atau pengepakan.
IOPLL	IOPLL (iopll_frl) menjana jam FRL untuk teras TX. Jam rujukan ini menerima jam keluaran TX FPLL. Kekerapan jam FRL = Kadar data setiap lorong x 4 / (aksara FRL setiap jam x 18)
Pengawal Tetapan Semula PHY Transceiver	Pengawal tetapan semula Transceiver PHY memastikan permulaan yang boleh dipercayai bagi transceiver TX. Input tetapan semula pengawal ini dicetuskan dari peringkat atas, dan ia menghasilkan isyarat tetapan semula analog dan digital yang sepadan kepada blok PHY Asli Transceiver mengikut penjujukan tetapan semula di dalam blok. Isyarat output tx_ready dari blok ini juga berfungsi sebagai isyarat set semula kepada IP FPGA Intel HDMI untuk menunjukkan transceiver sedang aktif dan berjalan, dan bersedia untuk menerima data daripada teras.
Transceiver Asli PHY	Blok transceiver keras yang menerima data selari daripada teras HDMI TX dan menyerikan data daripada menghantarnya. Nota: Untuk memenuhi keperluan condong antara saluran HDMI TX, tetapkan pilihan mod ikatan saluran TX dalam editor parameter Intel Arria 10 Transceiver Native PHY kepada Ikatan PMA dan PCS. Anda juga perlu menambah keperluan kekangan condong (set_max_skew) maksimum kepada isyarat set semula digital daripada pengawal set semula transceiver (tx_digitalreset) seperti yang disyorkan dalam Panduan Pengguna Intel Arria 10 Transceiver PHY.
TX PLL	Blok PLL pemancar menyediakan jam pantas bersiri kepada blok PHY Asli Transceiver. Untuk reka bentuk HDMI Intel FPGA IP ini example, fPLL digunakan sebagai TX PLL. TX PLL mempunyai dua jam rujukan. • Jam rujukan 0 disambungkan kepada pengayun boleh atur cara (dengan kekerapan jam TMDS) untuk mod TMDS. Dalam reka bentuk ini exampOleh itu, jam RX TMDS digunakan untuk menyambung ke jam rujukan 0 untuk mod TMDS. Intel mengesyorkan anda menggunakan pengayun boleh atur cara dengan kekerapan jam TMDS untuk jam rujukan 0. • Jam rujukan 1 disambungkan kepada jam 100 MHz tetap untuk mod FRL.
Pengurusan Konfigurasi Semula TX	•Dalam mod TMDS, blok pengurusan konfigurasi semula TX mengkonfigurasi semula TX PLL untuk frekuensi jam keluaran yang berbeza mengikut kekerapan jam TMDS bagi video tertentu. •Dalam mod FRL, blok pengurusan konfigurasi semula TX mengkonfigurasi semula TX PLL untuk membekalkan jam pantas bersiri untuk 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps dan 12 Gbps mengikut medan FRL_Rate dalam daftar SCDC 0x31. •Blok pengurusan konfigurasi semula TX menukar jam rujukan TX PLL antara jam rujukan 0 untuk mod TMDS dan jam rujukan 1 untuk mod FRL.
Penyangga output	Penampan ini bertindak sebagai antara muka untuk berinteraksi antara muka I2C bagi HDMI DDC dan komponen pemacu semula.

Jadual 9. Kadar Data Transceiver dan LebihanampFaktor ling Setiap Julat Kekerapan Jam

Mod	Kadar Data	Pengambilalihanampler 1 (2x oversample)	Pengambilalihanampler 2 (4x oversample)	Pengambilalihanample Faktor	PengambilalihanampKadar Data yang diketuai (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Mati	2	2000–12000
FRL	3000	Mati	Mati	1	3000
FRL	6000	Mati	Mati	1	6000

FRL	8000	Mati	Mati	1	8000
FRL	10000	Mati	Mati	1	10000
FRL	12000	Mati	Mati	1	12000

Rajah 8. Aliran Urutan Konfigurasi Semula TX2.5.2. Komponen HDMI RX
Komponen teratas HDMI RX termasuk komponen peringkat atas teras RX, hamba I²C pilihan dan RAM EDID, IOPLL, pengawal set semula PHY transceiver, PHY asli RX dan blok pengurusan konfigurasi semula RX.
Rajah 9. Komponen Atas HDMI RXJadual 10. Komponen Atas HDMI RX

Modul	Penerangan
Teras HDMI RX	IP menerima data bersiri daripada Transceiver Native PHY dan melakukan penjajaran data, meja saluran, penyahkodan TMDS, penyahkodan data tambahan, penyahkodan data video, penyahkodan data audio dan penyahkodan.
Hamba I2C	I2C ialah antara muka yang digunakan untuk Saluran Data Paparan Sink (DDC) dan Saluran Status dan Data (SCDC). Sumber HDMI menggunakan DDC untuk menentukan keupayaan dan ciri sinki dengan membaca struktur data Data Pengenalan Paparan Lanjutan Dipertingkat (E-EDID). Alamat hamba I8C 2-bit untuk E-EDID ialah 0xA0 dan 0xA1. LSB menunjukkan jenis akses: 1 untuk baca dan 0 untuk tulis. Apabila peristiwa HPD berlaku, hamba I2C bertindak balas kepada data E-EDID dengan membaca daripada cip Pengawal hamba I2C sahaja juga menyokong SCDC untuk HDMI 2.0 dan 2.1 Alamat hamba I9C 2-bit untuk SCDC ialah 0xA8 dan 0xA9. Apabila peristiwa HPD berlaku, hamba I2C melakukan transaksi tulis atau baca ke atau dari antara muka SCDC teras HDMI RX. Proses latihan pautan untuk Pautan Kadar Tetap (FRL) juga berlaku melalui I2C Semasa acara HPD atau apabila sumber menulis kadar FRL yang berbeza ke daftar Kadar FRL (SCDC mendaftar 0x31 bit[3:0]), proses latihan pautan bermula. Nota: Pengawal I2C hamba sahaja untuk SCDC ini tidak diperlukan jika HDMI 2.0 atau HDMI 2.1 tidak dimaksudkan

EDID RAM

Reka bentuk menyimpan maklumat EDID menggunakan RAM 1-Port IP. Protokol bas bersiri dua wayar (jam dan data) standard (pengawal hamba sahaja I2C) memindahkan struktur data E-EDID Mematuhi CEA-861-D. RAM EDID ini menyimpan maklumat E-EDID. •Apabila dalam mod TMDS, reka bentuk menyokong laluan EDID dari TX ke RX. Semasa laluan EDID, apabila TX disambungkan ke sinki luaran, pemproses Nios II membaca EDID dari sinki luaran dan menulis ke RAM EDID. • Apabila dalam mod FRL, pemproses Nios II menulis EDID yang diprakonfigurasikan untuk setiap kadar pautan berdasarkan parameter HDMI_RX_MAX_FRL_RATE dalam skrip global.h. Gunakan input HDMI_RX_MAX_FRL_RATE berikut untuk kadar FRL yang disokong: • 1: 3G 3 Lorong • 2: 6G 3 Lorong •3: 6G 4 Lorong • 4: 8G 4 Lorong •5: 10G 4 Lorong (lalai) •6: 12G 4 Lorong

IOPLL

HDMI RX menggunakan dua IOPLL. • IOPLL pertama (pll_tmds) menjana jam rujukan RX CDR. IOPLL ini hanya digunakan dalam mod TMDS. Jam rujukan IOPLL ini menerima jam TMDS. Mod TMDS menggunakan IOPLL ini kerana CDR tidak boleh menerima jam rujukan di bawah 50 MHz dan frekuensi jam TMDS berjulat dari 25 MHz hingga 340 MHz. IOPLL ini menyediakan frekuensi jam iaitu 5 kali jam rujukan input untuk julat frekuensi antara 25 MHz hingga 50 MHz dan menyediakan frekuensi jam yang sama seperti jam rujukan input untuk julat frekuensi antara 50 MHz hingga 340 MHz. •IOPLL kedua (iopll_frl) menjana jam FRL untuk teras RX. Jam rujukan ini menerima jam CDR pulih. Kekerapan jam FRL = Kadar data setiap lorong x 4 / (aksara FRL setiap jam x 18)

Pengawal Tetapan Semula PHY Transceiver	Pengawal tetapan semula Transceiver PHY memastikan permulaan yang boleh dipercayai bagi transceiver RX. Input tetapan semula pengawal ini dicetuskan oleh konfigurasi semula RX, dan ia menjana isyarat tetapan semula analog dan digital yang sepadan kepada blok Transceiver Native PHY mengikut penjujukan tetapan di dalam blok.
RX Asli PHY	Blok transceiver keras yang menerima data bersiri daripada sumber video luaran. Ia menyahsiri data bersiri kepada data selari sebelum menghantar data ke teras HDMI RX. Blok ini berjalan pada PCS Dipertingkat untuk mod FRL. RX CDR mempunyai dua jam rujukan. • Jam rujukan 0 disambungkan ke jam keluaran IOPLL TMDS (pll_tmds), yang diperoleh daripada jam TMDS. • Jam rujukan 1 disambungkan kepada jam 100 MHz tetap. Dalam mod TMDS, RX CDR dikonfigurasikan semula untuk memilih jam rujukan 0, dan dalam mod FRL, RX CDR dikonfigurasikan semula untuk memilih jam rujukan 1.
Pengurusan Konfigurasi Semula RX	Dalam mod TMDS, blok pengurusan konfigurasi semula RX melaksanakan litar pengesanan kadar dengan HDMI PLL untuk memacu transceiver RX untuk beroperasi pada sebarang kadar pautan sewenang-wenangnya antara 250 Mbps hingga 6,000 Mbps. Dalam mod FRL, blok pengurusan konfigurasi semula RX mengkonfigurasi semula transceiver RX untuk beroperasi pada 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps atau 12 Gbps bergantung pada kadar FRL dalam medan daftar SCDC_FRL_RATE (0x31[3:0]). Blok pengurusan konfigurasi semula RX bertukar antara PCS/RX Standard untuk mod TMDS dan PCS Dipertingkat untuk mod FRL. Rujuk kepada Rajah 10 di muka surat 22.

Rajah 10. Aliran Urutan Konfigurasi Semula RX
Angka tersebut menggambarkan aliran jujukan konfigurasi semula berbilang kadar pengawal apabila ia menerima aliran data input dan kekerapan jam rujukan, atau apabila transceiver dibuka kuncinya.2.5.3. Blok Biasa Peringkat Atas
Blok biasa peringkat atas termasuk penimbangtara transceiver, komponen pautan RX-TX dan subsistem CPU.
Jadual 11. Blok Biasa Peringkat Atas

Modul

Penerangan

Arbiter Transceiver

Blok fungsi generik ini menghalang transceiver daripada menentukur semula secara serentak apabila sama ada RX atau TX transceiver dalam saluran fizikal yang sama memerlukan konfigurasi semula. Penentukuran semula serentak memberi kesan kepada aplikasi di mana transceiver RX dan TX dalam saluran yang sama diperuntukkan kepada pelaksanaan IP bebas. Penimbangtara transceiver ini adalah lanjutan kepada resolusi yang disyorkan untuk menggabungkan simplex TX dan simplex RX ke dalam saluran fizikal yang sama. Penimbangtara transceiver ini juga membantu dalam menggabungkan dan menimbang tara permintaan konfigurasi semula RX dan TX yang dipetakan memori Avalon® yang menyasarkan transceiver RX dan TX simplex dalam saluran kerana port antara muka konfigurasi semula transceiver hanya boleh diakses secara berurutan. Sambungan antara muka antara penimbangtara transceiver dan blok TX/RX Native PHY/PHY Reset Controller dalam reka bentuk ini example menunjukkan mod generik yang digunakan untuk sebarang kombinasi IP menggunakan penimbangtara transceiver. Arbiter transceiver tidak diperlukan apabila hanya transceiver RX atau TX digunakan dalam saluran. Penimbangtara transceiver mengenal pasti peminta konfigurasi semula melalui antara muka konfigurasi semula dipetakan memori Avalon dan memastikan bahawa tx_reconfig_cal_busy atau rx_reconfig_cal_busy yang sepadan dipagar dengan sewajarnya. Untuk aplikasi HDMI, hanya RX yang memulakan konfigurasi semula. Dengan menyalurkan permintaan konfigurasi semula dipetakan memori Avalon melalui pengadil, pengadil mengenal pasti bahawa permintaan konfigurasi semula berasal daripada RX, yang kemudiannya mengawal tx_reconfig_cal_busy daripada menegaskan dan membenarkan rx_reconfig_cal_busy untuk menegaskan. Gating menghalang transceiver TX daripada dialihkan ke mod penentukuran secara tidak sengaja. Nota: Kerana HDMI hanya memerlukan konfigurasi semula RX, isyarat tx_reconfig_mgmt_* diikat. Selain itu, antara muka yang dipetakan memori Avalon tidak diperlukan antara penimbang tara dan blok TX Native PHY. Blok diberikan kepada antara muka dalam reka bentuk example untuk menunjukkan sambungan penimbangtara transceiver generik kepada Pengawal Tetap Semula PHY/PHY Asli TX/RX

Pautan RX-TX

• Output data video dan isyarat penyegerakan daripada gelung teras HDMI RX melalui DCFIFO merentas domain jam video RX dan TX. • Port data tambahan teras HDMI TX mengawal data tambahan yang mengalir melalui DCFIFO melalui tekanan belakang. Tekanan belakang memastikan tiada paket tambahan yang tidak lengkap pada port data tambahan. • Blok ini juga menjalankan penapisan luaran: — Menapis data audio dan paket penjanaan semula jam audio daripada aliran data tambahan sebelum menghantar ke port data tambahan teras HDMI TX. — Menapis Rangka Maklumat Julat Dinamik Tinggi (HDR) daripada data tambahan HDMI RX dan memasukkan bekasample HDR InfoFrame kepada data tambahan HDMI TX melalui pemultipleks penstriman Avalon.

Subsistem CPU

Subsistem CPU berfungsi sebagai pengawal SCDC dan DDC, dan pengawal konfigurasi semula sumber. • Pengawal SCDC sumber mengandungi pengawal induk I2C. Pengawal induk I2C memindahkan struktur data SCDC daripada sumber FPGA ke sinki luaran untuk operasi HDMI 2.0. Untuk exampOleh itu, jika aliran data keluar ialah 6,000 Mbps, pemproses Nios II memerintahkan pengawal induk I2C untuk mengemas kini bit TMDS_BIT_CLOCK_RATIO dan SCRAMBLER_ENABLE daftar konfigurasi TMDS sinki kepada 1. • Induk I2C yang sama juga memindahkan struktur data DDC (E-EDID) antara sumber HDMI dan sinki luaran. • CPU Nios II bertindak sebagai pengawal konfigurasi semula untuk sumber HDMI. CPU bergantung pada pengesanan kadar berkala daripada modul Pengurusan Konfigurasi Semula RX untuk menentukan sama ada TX memerlukan konfigurasi semula. Penterjemah hamba dipetakan memori Avalon menyediakan antara muka antara antara muka induk dipetakan memori Avalon pemproses Nios II dan antara muka hamba dipetakan memori Avalon dari IOPLL dan TX Native PHY sumber HDMI yang diwujudkan secara luaran. • Lakukan latihan pautan melalui antara muka induk I2C dengan sinki luaran

2.6. Sisipan dan Penapisan InfoFrame Julat Dinamik dan Penguasaan (HDR).
Reka bentuk HDMI Intel FPGA IP examptermasuk demonstrasi pemasukan InfoFrame HDR dalam sistem gelung balik RX-TX.
Spesifikasi HDMI versi 2.0b membolehkan Julat Dinamik dan Bingkai Maklumat Penguasaan dihantar melalui aliran tambahan HDMI. Dalam demonstrasi, blok Penjana Paket Auxiliary menyokong sisipan HDR. Anda hanya perlu memformatkan paket HDR InfoFrame yang dimaksudkan seperti yang dinyatakan dalam jadual senarai isyarat modul dan sisipan HDR InfoFrame berlaku sekali setiap bingkai video.
Dalam bekas iniampkonfigurasi, dalam keadaan di mana strim tambahan masuk sudah termasuk HDR InfoFrame, kandungan HDR yang distrim ditapis. Penapisan mengelakkan konflik HDR InfoFrames untuk dihantar dan memastikan bahawa hanya nilai yang dinyatakan dalam HDR Sample Modul data digunakan.
Rajah 11. Pautan RX-TX dengan Julat Dinamik dan Memasukkan Rangka Maklumat Menguasai
Rajah menunjukkan gambarajah blok pautan RX-TX termasuk Julat Dinamik dan pemasukan InfoFrame Menguasai ke dalam aliran tambahan teras HDMI TX.Jadual 12. Isyarat Blok Sisipan Data Bantu (aux_retransmit).

isyarat	Arah	Lebar	Penerangan
Jam dan Tetapkan Semula
clk	Input	1	Input jam. Jam ini harus disambungkan ke jam video.
set semula	Input	1	Tetapkan semula input.

Isyarat Paket Bantu
tx_aux_data	Keluaran	72	TX Output paket tambahan daripada pemultipleks.
tx_aux_valid	Keluaran	1
tx_aux_ready	Keluaran	1
tx_aux_sop	Keluaran	1
tx_aux_eop	Keluaran	1
rx_aux_data	Input	72	Data tambahan RX dihantar ke modul penapis paket sebelum memasuki pemultipleks.
rx_aux_valid	Input	1
rx_aux_sop	Input	1
rx_aux_eop	Input	1

Isyarat Kawalan
hdmi_tx_vsync	Input	1	Vsync Video HDMI TX. Isyarat ini harus disegerakkan ke domain jam kelajuan pautan. Teras memasukkan HDR InfoFrame ke strim tambahan di tepi meningkat isyarat ini

Jadual 13. Modul Data HDR (altera_hdmi_hdr_infoframe) Isyarat

isyarat	Arah	Lebar	Penerangan
hb0	Keluaran	8	Bait pengepala 0 dari Julat Dinamik dan Menguasai InfoFrame: Kod jenis InfoFrame.
hb1	Keluaran	8	Bait pengepala 1 daripada Julat Dinamik dan Menguasai InfoFrame: Nombor versi InfoFrame.
hb2	Keluaran	8	Pengepala bait 2 Julat Dinamik dan Menguasai Bingkai Maklumat: Panjang Bingkai Maklumat.
pb	Input	224	Bait data bagi Julat Dinamik dan Bingkai Maklumat Penguasaan.

Jadual 14. Julat Dinamik dan Menguasai InfoFrame Data Byte Bundle Bit-fields

Bidang Bit	Definisi	Jenis Metadata Statik 1
7:0	Bait Data 1: {5'h0, EOTF[2:0]}
15:8	Bait Data 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Bait Data 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Bait Data 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Bait Data 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Bait Data 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Bait Data 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Bait Data 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Bait Data 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Bait Data 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Bait Data 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Bait Data 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Bait Data 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Bait Data 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Bait Data 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Bait Data 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Bait Data 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Bait Data 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Bait Data 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Bait Data 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Bait Data 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Bait Data 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Bait Data 23: Static_Metadata_Descriptor	Tahap Cahaya Kandungan Maksimum, LSB
191:184	Bait Data 24: Static_Metadata_Descriptor	Tahap Cahaya Kandungan Maksimum, MSB
199:192	Bait Data 25: Static_Metadata_Descriptor	Aras Cahaya Purata Bingkai Maksimum, LSB
207:200	Bait Data 26: Static_Metadata_Descriptor	Tahap Cahaya Purata Bingkai Maksimum, MSB
215:208	Terpelihara
223:216	Terpelihara

Melumpuhkan Sisipan dan Penapisan HDR
Melumpuhkan pemasukan dan penapis HDR membolehkan anda mengesahkan penghantaran semula kandungan HDR yang telah tersedia dalam aliran tambahan sumber tanpa sebarang pengubahsuaian dalam reka bentuk RX-TX Retransmit example.
Untuk melumpuhkan pemasukan dan penapisan InfoFrame HDR:

1. Tetapkan block_ext_hdr_infoframe kepada 1'b0 dalam rxtx_link.v file untuk menghalang penapisan HDR InfoFrame daripada aliran Auxiliary.
2. Tetapkan multiplexer_in0_valid of the avalon_st_multiplexer instance in the altera_hdmi_aux_hdr.v file hingga 1'b0 untuk menghalang Penjana Paket Auxiliary daripada membentuk dan memasukkan Bingkai Info HDR tambahan ke dalam strim Auxiliary TX.

2.7. Aliran Perisian Reka Bentuk
Dalam aliran perisian utama reka bentuk, pemproses Nios II mengkonfigurasi tetapan pemacu semula TI dan memulakan laluan TX dan RX apabila dikuasakan.
Rajah 12. Aliran Perisian dalam Skrip main.c
Perisian melaksanakan gelung sementara untuk memantau perubahan sinki dan sumber, dan untuk bertindak balas terhadap perubahan. Perisian ini boleh mencetuskan konfigurasi semula TX, latihan pautan TX dan mula menghantar video.
Rajah 13. Carta Aliran Permulaan Laluan TX Mulakan Laluan TXRajah 14. Carta Aliran Permulaan Laluan RXRajah 15. Konfigurasi Semula TX dan Carta Aliran Latihan PautanRajah 16. Latihan Pautan LTS:3 Proses pada Carta Aliran Kadar FRL TertentuRajah 17. Carta Aliran Penghantaran Video HDMI TX2.8. Menjalankan Reka Bentuk dalam Kadar FRL Berbeza
Anda boleh menjalankan reka bentuk anda dalam kadar FRL yang berbeza, selain daripada kadar FRL lalai sinki luaran.
Untuk menjalankan reka bentuk dalam kadar FRL yang berbeza:

1. Togol suis user_dipsw0 on-board kepada kedudukan HIDUP.
2. Buka shell arahan Nios II, kemudian taip terminal-nios2
3. Masukkan arahan berikut dan tekan Enter untuk melaksanakan.

Perintah	Penerangan
h	Tunjukkan menu bantuan.
r0	Kemas kini keupayaan FRL maksimum RX kepada kadar FRL 0 (TMDS sahaja).
r1	Kemas kini keupayaan FRL maksimum RX kepada kadar FRL 1 (3 Gbps).
r2	Kemas kini keupayaan FRL maksimum RX kepada kadar FRL 2 (6 Gbps, 3 lorong).
r3	Kemas kini keupayaan FRL maksimum RX kepada kadar FRL 3 (6 Gbps, 4 lorong).
r4	Kemas kini keupayaan FRL maksimum RX kepada kadar FRL 4 (8 Gbps).
r5	Kemas kini keupayaan FRL maksimum RX kepada kadar FRL 5 (10 Gbps).
r6	Kemas kini keupayaan FRL maksimum RX kepada kadar FRL 6 (12 Gbps).
t1	TX mengkonfigurasi kadar pautan kepada kadar FRL 1 (3 Gbps).
t2	TX mengkonfigurasi kadar pautan kepada kadar FRL 2 (6 Gbps, 3 lorong).
t3	TX mengkonfigurasi kadar pautan kepada kadar FRL 3 (6 Gbps, 4 lorong).
t4	TX mengkonfigurasi kadar pautan kepada kadar FRL 4 (8 Gbps).
t5	TX mengkonfigurasi kadar pautan kepada kadar FRL 5 (10 Gbps).
t6	TX mengkonfigurasi kadar pautan kepada kadar FRL 6 (12 Gbps).

2.9. Skim Jam
Skim masa menggambarkan domain jam dalam reka bentuk HDMI Intel FPGA IP example.
Rajah 18. Reka Bentuk HDMI 2.1 Cthample Skim JamJadual 15. Isyarat Skim Jam

jam	Nama Isyarat dalam Reka Bentuk	Penerangan
Jam Pengurusan	mgmt_clk	Jam 100 MHz percuma untuk komponen ini: • Antara muka Avalon-MM untuk konfigurasi semula — Keperluan julat frekuensi adalah antara 100– 125 MHz. • Pengawal tetapan semula PHY untuk jujukan tetapan semula transceiver — Keperluan julat frekuensi adalah antara 1–500 MHz. • Konfigurasi Semula IOPLL — Kekerapan jam maksimum ialah 100 MHz. • Pengurusan Konfigurasi Semula RX • Pengurusan Konfigurasi Semula TX • CPU • Sarjana I2C
Jam I2C	i2c_clk	Input jam 100 MHz yang mencatatkan jam hamba I2C, penimbal output, daftar SCDC dan proses latihan pautan dalam teras HDMI RX dan EDID RAM.
Jam Rujukan TX PLL 0	tx_tmds_clk	Jam rujukan 0 kepada TX PLL. Kekerapan jam adalah sama dengan kekerapan jam TMDS yang dijangkakan daripada saluran jam HDMI TX TMDS. Jam rujukan ini digunakan dalam mod TMDS. Untuk reka bentuk HDMI ini exampOleh itu, jam ini disambungkan ke jam RX TMDS untuk tujuan demonstrasi. Dalam aplikasi anda, anda perlu membekalkan jam khusus dengan frekuensi jam TMDS daripada pengayun boleh atur cara untuk prestasi jitter yang lebih baik.

		Nota: Jangan gunakan pin RX transceiver sebagai jam rujukan TX PLL. Reka bentuk anda akan gagal untuk dimuatkan jika anda meletakkan refclk HDMI TX pada pin RX.
Jam Rujukan TX PLL 1	txfpll_refclk1/ rxphy_cdr_refclk1	Jam rujukan kepada TX PLL dan RX CDR, serta IOPLL untuk vid_clk. Kekerapan jam ialah 100 MHz.
Jam Bersiri TX PLL	tx_bonding_clocks	Jam pantas bersiri dijana oleh TX PLL. Kekerapan jam ditetapkan berdasarkan kadar data.
TX Transceiver Clock Out	tx_clk	Jam keluar pulih daripada transceiver, dan kekerapan berbeza-beza bergantung pada kadar data dan simbol setiap jam. Kekerapan clock out transceiver TX = Kadar data transceiver/ Lebar transceiver Untuk reka bentuk HDMI ini exampOleh itu, jam transceiver TX keluar dari saluran 0 jam input teras transceiver TX (tx_coreclkin), jam rujukan kelajuan pautan IOPLL (pll_hdmi), dan jam rujukan video dan FRL IOPLL (pll_vid_frl).
Jam Video	tx_vid_clk/rx_vid_clk	Jam video ke teras TX dan RX. Jam berjalan pada frekuensi tetap 225 MHz.
Jam FRL TX/RX	tx_frl_clk/rx_frl_clk	Jam FRL ke untuk teras TX dan RX.
Jam RX TMDS	rx_tmds_clk	Saluran jam TMDS daripada penyambung HDMI RX dan bersambung ke IOPLL untuk menjana jam rujukan bagi jam rujukan CDR 0. Teras menggunakan jam ini apabila ia berada dalam mod TMDS.
Jam Rujukan RX CDR 0	rxphy_cdr_refclk0	Jam rujukan 0 kepada RX CDR. Jam ini berasal daripada jam RX TMDS. Kekerapan jam RX TMDS berjulat dari 25 MHz hingga 340 MHz manakala kekerapan jam rujukan minimum RX CDR ialah 50 MHz. IOPLL digunakan untuk menjana frekuensi jam 5 untuk jam TMDS antara 25 MHz hingga 50 MHz dan menjana frekuensi jam yang sama untuk jam TMDS antara 50 MHz – 340 MHz.
RX Transceiver Clock Out	rx_clk	Jam keluar pulih daripada transceiver, dan kekerapan berbeza-beza bergantung pada kadar data dan lebar transceiver. Kekerapan jam keluar transceiver RX = Kadar data pemancar/ Lebar pemancar Untuk reka bentuk HDMI ini exampOleh itu, jam transceiver RX keluar dari saluran 1 jam input teras transceiver RX (rx_coreclkin) dan jam rujukan FRL IOPLL (pll_frl).

2.10. Isyarat Antara Muka
Jadual menyenaraikan isyarat untuk reka bentuk HDMI example dengan FRL didayakan.
Jadual 16. Isyarat Tahap Atas

isyarat	Arah	Lebar	Penerangan
Isyarat Pengayun atas-papan
clk_fpga_b3_p	Input	1	Jam larian percuma 100 MHz untuk jam rujukan teras.
refclk4_p	Input	1	Jam larian percuma 100 MHz untuk jam rujukan transceiver.

Butang Tekan Pengguna dan LED
pengguna_pb	Input	3	Tekan butang untuk mengawal fungsi reka bentuk HDMI Intel FPGA IP.
cpu_resetn	Input	1	Tetapan semula global.
user_led_g	Keluaran	8	Paparan LED hijau. Rujuk kepada Persediaan Perkakasan pada halaman 48 untuk maklumat lanjut tentang fungsi LED.
pengguna_dipsw	Input	1	Suis DIP yang ditentukan pengguna. Rujuk kepada Persediaan Perkakasan pada halaman 48 untuk maklumat lanjut tentang fungsi suis DIP.

Pin Kad Anak Perempuan HDMI FMC pada FMC Port B
fmcb_gbtclk_m2c_p_0	Input	1	Jam HDMI RX TMDS.
fmcb_dp_m2c_p	Input	4	Jam HDMI RX, saluran data merah, hijau dan biru.
fmcb_dp_c2m_p	Keluaran	4	Jam HDMI TX, saluran data merah, hijau dan biru.
fmcb_la_rx_p_9	Input	1	Pengesan kuasa HDMI RX +5V.
fmcb_la_rx_p_8	Keluaran	1	Pengesan palam panas HDMI RX.
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA untuk DDC dan SCDC.
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL untuk DDC dan SCDC.
fmcb_la_tx_p_12	Input	1	Pengesan palam panas HDMI TX.
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA untuk DDC dan SCDC.
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL untuk DDC dan SCDC.
fmcb_la_tx_n_9	Input	1	HDMI I2C SDA untuk kawalan pemacu semula.
fmcb_la_rx_p_11	Input	1	HDMI I2C SCL untuk kawalan pemacu semula.
fmcb_la_tx_n_13	Keluaran	1	HDMI TX +5V Nota: Hanya tersedia bila Bitec HDMI Daughter Card Semakan 9 dipilih.

Jadual 17. Isyarat Tahap Atas HDMI RX

isyarat	Arah	Lebar	Penerangan
Jam dan Tetapkan Semula Isyarat
mgmt_clk	Input	1	Input jam sistem (100 MHz).
set semula	Input	1	Input tetapan semula sistem.
rx_tmds_clk	Input	1	Jam HDMI RX TMDS.
i2c_clk	Input	1	Input jam untuk antara muka DDC dan SCDC.

Jam dan Tetapkan Semula Isyarat
rxphy_cdr_refclk1	Input	1	Input jam untuk jam rujukan RX CDR 1. Kekerapan jam ialah 100 MHz.
rx_vid_clk	Keluaran	1	Output jam video.
sys_init	Keluaran	1	Permulaan sistem untuk menetapkan semula sistem apabila dikuasakan.

Pemancar RX dan Isyarat IOPLL
rxpll_tmds_locked	Keluaran	1	Menunjukkan jam TMDS IOPLL dikunci.
rxpll_frl_locked	Keluaran	1	Menunjukkan jam FRL IOPLL dikunci.
rxphy_serial_data	Input	4	Data bersiri HDMI ke RX Native PHY.
rxphy_ready	Keluaran	1	Menunjukkan RX Native PHY sudah sedia.
rxphy_cal_busy_raw	Keluaran	4	Penentukuran PHY Asli RX sibuk kepada pengadil transceiver.
rxphy_cal_busy_gated	Input	4	Isyarat sibuk penentukuran daripada penimbangtara transceiver kepada RX Native PHY.
rxphy_rcfg_slave_write	Input	4	Konfigurasi semula pemancar antara muka dipetakan memori Avalon daripada RX Native PHY kepada penimbangtara transceiver.
rxphy_rcfg_slave_read	Input	4
rxphy_rcfg_slave_address	Input	40
rxphy_rcfg_slave_writedata	Input	128
rxphy_rcfg_slave_readdata	Keluaran	128
rxphy_rcfg_slave_waitrequest	Keluaran	4

Pengurusan Konfigurasi Semula RX
rxphy_rcfg_busy	Keluaran	1	Isyarat sibuk konfigurasi semula RX.
rx_tmds_freq	Keluaran	24	Pengukuran kekerapan jam HDMI RX TMDS (dalam 10 ms).
rx_tmds_freq_valid	Keluaran	1	Menunjukkan pengukuran kekerapan jam RX TMDS adalah sah.
rxphy_os	Keluaran	1	Pengambilalihanampfaktor ling: •0: 1x lebihampling • 1: 5× lebihampling
rxphy_rcfg_master_write	Keluaran	1	Pengurusan konfigurasi semula RX antara muka dipetakan memori Avalon kepada penimbangtara transceiver.
rxphy_rcfg_master_read	Keluaran	1
rxphy_rcfg_master_address	Keluaran	12
rxphy_rcfg_master_writedata	Keluaran	32
rxphy_rcfg_master_readdata	Input	32
rxphy_rcfg_master_waitrequest	Input	1

Isyarat Teras HDMI RX
rx_vid_clk_locked	Input	1	Menunjukkan vid_clk adalah stabil.
rxcore_frl_rate	Keluaran	4	Menunjukkan kadar FRL bahawa teras RX sedang berjalan. • 0: Mod Legasi (TMDS) • 1: 3 Gbps 3 lorong • 2: 6 Gbps 4 lorong • 3: 6 Gbps 4 lorong • 4: 8 Gbps 4 lorong • 5: 10 Gbps 4 lorong • 6: 12 Gbps 4 lorong • 7-15: Terpelihara
rxcore_frl_locked	Keluaran	4	Setiap bit menunjukkan lorong tertentu yang telah mencapai kunci FRL. FRL dikunci apabila teras RX berjaya melakukan penjajaran, meja kerja dan mencapai kunci lorong. • Untuk mod 3 lorong, kunci lorong dicapai apabila teras RX menerima Scrambler Reset (SR) atau Start-Super-Block (SSB) untuk setiap 680 tempoh aksara FRL untuk sekurang-kurangnya 3 kali. • Untuk mod 4 lorong, kunci lorong dicapai apabila teras RX menerima Scrambler Reset (SR) atau Start-Super-Block (SSB) untuk setiap 510 tempoh aksara FRL untuk sekurang-kurangnya 3 kali.
rxcore_frl_ffe_levels	Keluaran	4	Sepadan dengan bit FFE_level dalam bit daftar SCDC 0x31 [7:4] dalam teras RX.
rxcore_frl_flt_ready	Input	1	Menegaskan untuk menunjukkan RX sedia untuk proses latihan pautan dimulakan. Apabila ditegaskan, bit FLT_ready dalam daftar SCDC 0x40 bit 6 ditegaskan juga.
rxcore_frl_src_test_config	Input	8	Menentukan konfigurasi ujian sumber. Nilai ditulis ke dalam daftar Konfigurasi Ujian SCDC dalam daftar SCDC 0x35.
rxcore_tbcr	Keluaran	1	Menunjukkan bit TMDS kepada nisbah jam; sepadan dengan daftar TMDS_Bit_Clock_Nisbah dalam daftar SCDC 0x20 bit 1. • Apabila dijalankan dalam mod HDMI 2.0, bit ini ditegaskan. Menunjukkan bit TMDS kepada nisbah jam 40:1. • Apabila dijalankan dalam HDMI 1.4b, bit ini tidak ditegaskan. Menunjukkan bit TMDS kepada nisbah jam 10:1. • Bit ini tidak digunakan untuk mod FRL.
rxcore_scrambler_enable	Keluaran	1	Menunjukkan jika data yang diterima diacah; sepadan dengan medan Scrambling_Enable dalam daftar SCDC 0x20 bit 0.
rxcore_audio_de	Keluaran	1	Antara muka audio teras HDMI RX Rujuk kepada Antara Muka Sinki bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
rxcore_audio_data	Keluaran	256
rxcore_audio_info_ai	Keluaran	48

rxcore_audio_N	Keluaran	20
rxcore_audio_CTS	Keluaran	20
rxcore_audio_metadata	Keluaran	165
rxcore_audio_format	Keluaran	5
rxcore_aux_pkt_data	Keluaran	72	Antara muka tambahan teras HDMI RX Rujuk kepada Antara Muka Sinki bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
rxcore_aux_pkt_addr	Keluaran	6
rxcore_aux_pkt_wr	Keluaran	1
rxcore_aux_data	Keluaran	72
rxcore_aux_sop	Keluaran	1
rxcore_aux_eop	Keluaran	1
rxcore_aux_valid	Keluaran	1
rxcore_aux_error	Keluaran	1
rxcore_gcp	Keluaran	6	Isyarat jalur sisi teras HDMI RX Rujuk kepada Antara Muka Sinki bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
rxcore_info_avi	Keluaran	123
rxcore_info_vsi	Keluaran	61
rxcore_locked	Keluaran	1	Port video teras HDMI RX Tiada sepuluh = piksel setiap jam Rujuk kepada Antara Muka Sinki bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
rxcore_vid_data	Keluaran	N*48
rxcore_vid_vsync	Keluaran	N
rxcore_vid_hsync	Keluaran	N
rxcore_vid_de	Keluaran	N
rxcore_vid_valid	Keluaran	1
rxcore_vid_lock	Keluaran	1
rxcore_mode	Keluaran	1	Kawalan teras HDMI RX dan port status. Tiada sepuluh = simbol setiap jam Rujuk kepada Antara Muka Sinki bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
rxcore_ctrl	Keluaran	N*6
rxcore_color_depth_sync	Keluaran	2
hdmi_5v_detect	Input	1	HDMI RX 5V mengesan dan palam panas mengesan. Merujuk kepada Antara Muka Sinki bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
hdmi_rx_hpd	Keluaran	1
rx_hpd_trigger	Input	1

I2C Isyarat
hdmi_rx_i2c_sda	Input	1	Antara muka HDMI RX DDC dan SCDC.
hdmi_rx_i2c_scl	Input	1

Isyarat RAM RX EDID
edid_ram_access	Input	1	Antara muka akses RAM HDMI RX EDID.

edid_ram_alamat	Input	8	Tegaskan edid_ram_access apabila anda ingin menulis atau membaca daripada EDID RAM, jika tidak, isyarat ini harus dikekalkan rendah. Apabila anda menegaskan edid_ram_access, isyarat palam panas akan berhenti untuk membenarkan tulis atau baca ke RAM EDID. Apabila capaian EDID RAM selesai, anda harus membatalkan edid_ram_assess dan isyarat hotplug menegaskan. Sumber akan membaca EDID baharu kerana isyarat palam panas bertukar-tukar.
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Keluaran	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Keluaran	1

Jadual 18.Isyarat Tahap Atas HDMI TX

isyarat	Arah	Lebar	Penerangan
Jam dan Tetapkan Semula Isyarat
mgmt_clk	Input	1	Input jam sistem (100 MHz).
set semula	Input	1	Input tetapan semula sistem.
tx_tmds_clk	Input	1	Jam HDMI RX TMDS.
txfpll_refclk1	Input	1	Input jam untuk jam rujukan TX PLL 1. Kekerapan jam ialah 100 MHz.
tx_vid_clk	Keluaran	1	Output jam video.
tx_frl_clk	Keluaran	1	Output jam FRL.
sys_init	Input	1	Permulaan sistem untuk menetapkan semula sistem apabila dikuasakan.
tx_init_done	Input	1	Permulaan TX untuk menetapkan semula blok pengurusan konfigurasi semula TX dan antara muka konfigurasi semula transceiver.

TX Transceiver dan Isyarat IOPLL
txpll_frl_locked	Keluaran	1	Menunjukkan jam kelajuan pautan dan jam FRL IOPLL dikunci.
txfpll_locked	Keluaran	1	Menunjukkan TX PLL dikunci.
txphy_serial_data	Keluaran	4	Data bersiri HDMI daripada TX Native PHY.
txphy_ready	Keluaran	1	Menunjukkan TX Native PHY sedia.
txphy_cal_busy	Keluaran	1	Isyarat sibuk penentukuran PHY Asli TX.
txphy_cal_busy_raw	Keluaran	4	Isyarat sibuk penentukuran kepada penimbangtara transceiver.
txphy_cal_busy_gated	Input	4	Isyarat sibuk penentukuran daripada penimbangtara transceiver kepada TX Native PHY.
txphy_rcfg_busy	Keluaran	1	Menunjukkan konfigurasi semula TX PHY sedang dijalankan.
txphy_rcfg_slave_write	Input	4	Konfigurasi semula pemancar antara muka dipetakan memori Avalon daripada TX Native PHY kepada penimbang tara transceiver.
txphy_rcfg_hamba_baca	Input	4
txphy_rcfg_hamba_alamat	Input	40
txphy_rcfg_slave_writedata Input 128 txphy_rcfg_slave_readdata Keluaran 128 txphy_rcfg_slave_waitrequest Keluaran 4

Pengurusan Konfigurasi Semula TX
tx_tmds_freq	Input	24	Nilai kekerapan jam HDMI TX TMDS (dalam 10 ms).
tx_os	Keluaran	2	Pengambilalihanampfaktor ling: • 0: 1x lebihampling •1: 2× lebihampling •2: 8x lebihampling
txphy_rcfg_master_write	Keluaran	1	Pengurusan konfigurasi semula TX antara muka dipetakan memori Avalon kepada penimbangtara transceiver.
txphy_rcfg_master_read	Keluaran	1
txphy_rcfg_master_address	Keluaran	12
txphy_rcfg_master_writedata	Keluaran	32
txphy_rcfg_master_readdata	Input	32
txphy_rcfg_master_waitrequest	Input	1
tx_reconfig_done	Keluaran	1	Menunjukkan bahawa proses konfigurasi semula TX telah selesai.

Isyarat Teras HDMI TX
tx_vid_clk_locked	Input	1	Menunjukkan vid_clk adalah stabil.
txcore_ctrl	Input	N*6	Antara muka kawalan teras HDMI TX. Tiada sepuluh = piksel setiap jam Rujuk kepada Antara Muka Sumber bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
mod_txcore	Input	1
txcore_audio_de	Input	1	Antara muka audio teras HDMI TX. Rujuk kepada Antara Muka Sumber bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
txcore_audio_mute	Input	1
txcore_audio_data	Input	256
txcore_audio_info_ai	Input	49
txcore_audio_N	Input	20
txcore_audio_CTS	Input	20
txcore_audio_metadata	Input	166
txcore_audio_format	Input	5
txcore_aux_ready	Keluaran	1	Antara muka tambahan teras HDMI TX. Rujuk kepada Antara Muka Sumber bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
txcore_aux_data	Input	72
txcore_aux_sop	Input	1
txcore_aux_eop	Input	1

txcore_aux_valid	Input	1
txcore_gcp	Input	6	Isyarat jalur sisi teras HDMI TX. Rujuk kepada Antara Muka Sumber bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
txcore_info_avi	Input	123
txcore_info_vsi	Input	62
txcore_i2c_master_write	Input	1	TX I2C master Avalon antara muka dipetakan memori ke master I2C di dalam teras TX. Nota: Isyarat ini tersedia hanya apabila anda menghidupkan Sertakan I2C parameter.
txcore_i2c_master_read	Input	1
txcore_i2c_master_address	Input	4
txcore_i2c_master_writedata	Input	32
txcore_i2c_master_readdata	Keluaran	32
txcore_vid_data	Input	N*48	Port video teras HDMI TX. Tiada sepuluh = piksel setiap jamRef eh kepada Antara Muka Sumber bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
txcore_vid_vsync	Input	N
txcore_vid_hsync	Input	N
txcore_vid_de	Input	N
txcore_vid_ready	Keluaran	1
txcore_vid_overflow	Keluaran	1
txcore_vid_valid	Input	1
txcore_frl_rate	Input	4	Antara muka daftar SCDC.
txcore_frl_pattern	Input	16
txcore_frl_start	Input	1
txcore_scrambler_enable	Input	1
txcore_tbcr	Input	1

I2C Isyarat
nios_tx_i2c_sda_in	Keluaran	1	Antara muka Induk TX I2C untuk SCDC dan DDC daripada pemproses Nios II ke penimbal keluaran. Nota: Jika anda menghidupkan Sertakan I2C parameter, isyarat ini akan diletakkan di dalam teras TX dan tidak akan kelihatan pada tahap ini.
nios_tx_i2c_scl_in	Keluaran	1
nios_tx_i2c_sda_oe	Input	1
nios_tx_i2c_scl_oe	Input	1
nios_ti_i2c_sda_in	Keluaran	1	Antara muka Master TX I2C daripada pemproses Nios II ke penimbal keluaran untuk mengawal pemacu semula TI pada kad anak perempuan Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Keluaran	1
nios_ti_i2c_sda_oe	Input	1
nios_ti_i2c_scl_oe	Input	1
hdmi_tx_i2c_sda	Input	1	Antara muka TX I2C untuk antara muka SCDC dan DDC daripada penimbal output ke penyambung HDMI TX.
hdmi_tx_i2c_scl	Input	1
hdmi_tx_ti_i2c_sda	Input	1	Antara muka TX I2C daripada penimbal output kepada pemacu semula TI pada kad anak perempuan Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Input	1

tx_hpd_req	Keluaran	1	Palam panas HDMI TX mengesan antara muka.
hdmi_tx_hpd_n	Input	1

Jadual 19. Isyarat Penimbangtara Transceiver

isyarat	Arah	Lebar	Penerangan
clk	Input	1	Jam konfigurasi semula. Jam ini mesti berkongsi jam yang sama dengan blok pengurusan konfigurasi semula.
set semula	Input	1	Tetapkan semula isyarat. Tetapan semula ini mesti berkongsi tetapan semula yang sama dengan blok pengurusan konfigurasi semula.
rx_rcfg_en	Input	1	Konfigurasi semula RX membolehkan isyarat.
tx_rcfg_en	Input	1	Konfigurasi semula TX membolehkan isyarat.
rx_rcfg_ch	Input	2	Menunjukkan saluran mana yang akan dikonfigurasikan semula pada teras RX. Isyarat ini mesti sentiasa ditegaskan.
tx_rcfg_ch	Input	2	Menunjukkan saluran mana yang akan dikonfigurasikan semula pada teras TX. Isyarat ini mesti sentiasa ditegaskan.
rx_reconfig_mgmt_write	Input	1	Konfigurasi semula antara muka dipetakan memori Avalon daripada pengurusan konfigurasi semula RX.
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_address	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Keluaran	32
rx_reconfig_mgmt_waitrequest	Keluaran	1
tx_reconfig_mgmt_write	Input	1	Konfigurasi semula antara muka dipetakan memori Avalon daripada pengurusan konfigurasi semula TX.
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_address	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Keluaran	32
tx_reconfig_mgmt_waitrequest	Keluaran	1
reconfig_write	Keluaran	1	Konfigurasi semula antara muka dipetakan memori Avalon kepada transceiver.
reconfig_read	Keluaran	1
reconfig_address	Keluaran	10
reconfig_writedata	Keluaran	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1

rx_cal_busy	Input	1	Isyarat status penentukuran daripada transceiver RX.
tx_cal_busy	Input	1	Isyarat status penentukuran daripada transceiver TX.
rx_reconfig_cal_busy	Keluaran	1	Isyarat status penentukuran kepada kawalan set semula PHY transceiver RX.
tx_reconfig_cal_busy	Keluaran	1	Isyarat status penentukuran daripada kawalan set semula PHY transceiver TX.

Jadual 20. Isyarat Pautan RX-TX

isyarat	Arah	Lebar	Penerangan
vid_clk	Input	1	Jam video HDMI.
rx_vid_lock	Input	3	Menunjukkan status kunci video HDMI RX.
rx_vid_valid	Input	1	Antara muka video HDMI RX.
rx_vid_de	Input	N
rx_vid_hsync	Input	N
rx_vid_vsync	Input	N
rx_vid_data	Input	N*48
rx_aux_eop	Input	1	Antara muka tambahan HDMI RX.
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
tx_vid_de	Keluaran	N	Antara muka video HDMI TX. Tiada sepuluh = piksel setiap jam
tx_vid_hsync	Keluaran	N
tx_vid_vsync	Keluaran	N
tx_vid_data	Keluaran	N * 48
tx_vid_valid	Keluaran	1
tx_vid_ready	Input	1
tx_aux_eop	Keluaran	1	Antara muka tambahan HDMI TX.
tx_aux_sop	Keluaran	1
tx_aux_valid	Keluaran	1
tx_aux_data	Keluaran	72
tx_aux_ready	Input	1

Jadual 21. Isyarat Sistem Pereka Platform

isyarat	Arah	Lebar	Penerangan
cpu_clk_in_clk_clk	Input	1	jam CPU.
cpu_rst_in_reset_reset	Input	1	Tetapan semula CPU.

edid_ram_slave_translator_avalon_anti_slave_0_alamat	Keluaran	8	Antara muka akses RAM EDID.
edid_ram_slave_translator_avalon_anti_slave_0_write	Keluaran	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Keluaran	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Input	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Keluaran	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Input	1
hdmi_i2c_master_i2c_serial_sda_in	Input	1	Antara muka I2C Master daripada pemproses Nios II ke penimbal keluaran untuk kawalan DDC dan SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Input	1
hdmi_i2c_master_i2c_serial_sda_oe	Keluaran	1
hdmi_i2c_master_i2c_serial_scl_oe	Keluaran	1
redriver_i2c_master_i2c_serial_sda_in	Input	1	Antara muka I2C Master daripada pemproses Nios II ke penimbal keluaran untuk konfigurasi tetapan pemacu semula TI.
redriver_i2c_master_i2c_serial_scl_in	Input	1
redriver_i2c_master_i2c_serial_sda_oe	Keluaran	1
redriver_i2c_master_i2c_serial_scl_oe	Keluaran	1
pio_in0_external_connection_export	Input	32	Antara muka keluaran input selari. • Bit 0: Disambungkan kepada isyarat user_dipsw untuk mengawal mod laluan EDID. •Bit 1: Permintaan TX HPD •Bit 2: Transceiver TX sedia •Bit 3: Konfigurasi semula TX selesai •Bit 4–7: Terpelihara • Bit 8–11: Kadar RX FRL • Bit 12: Nisbah jam bit RX TMDS • Bit 13–16: RX FRL dikunci • Bit 17–20: Tahap RX FFE • Bit 21: Penjajaran RX dikunci

isyarat	Arah	Lebar	Penerangan
			•Bit 22: Kunci video RX • Bit 23: Pengguna tekan butang 2 untuk membaca daftar SCDC dari sinki luaran •Bit 24–31: Terpelihara
pio_out0_external_connection_export	Keluaran	32	Antara muka keluaran input selari. •Bit 0: Pengakuan TX HPD •Bit 1: Permulaan TX telah dilakukan • Bit 2–7: Terpelihara • Bit 8–11: Kadar FRL TX •Bit 12–27: Corak latihan pautan TX FRL • Bit 28: TX FRL bermula • Bit 29–31: Terpelihara
pio_out1_external_connection_export	Keluaran	32	Antara muka keluaran input selari. • Bit 0: Akses RAM RX EDID • Bit 1: RX FLT sedia • Bit 2–7: Terpelihara • Bit 8–15: Konfigurasi ujian sumber RX FRL •Bit 16–31: Terpelihara

2.1. 1. Reka Bentuk Parameter RTL
Gunakan parameter HDMI TX dan RX Top RTL untuk menyesuaikan ex reka bentukample.
Kebanyakan parameter reka bentuk tersedia dalam Reka Bentuk Cthample tab editor parameter IP FPGA Intel HDMI. Anda masih boleh menukar reka bentuk bekasamptetapan yang anda buat dalam editor parameter melalui parameter RTL.
Jadual 22. Parameter Atas HDMI RX

Parameter	Nilai	Penerangan
SUPPORT_DEEP_COLOR	• 0: Tiada warna dalam • : Warna dalam	Menentukan sama ada teras boleh mengekod format warna dalam.
SUPPORT_AUXILIARY	• 0: Tiada AUX •1: AUX	Menentukan sama ada pengekodan saluran tambahan disertakan.
SYMBOLS_PER_CLOCK	8	Menyokong 8 simbol setiap jam untuk peranti Intel Arria 10.
SUPPORT_AUDIO	• 0: Tiada audio • 1: Audio	Menentukan sama ada teras boleh mengekod audio.

EDID_RAM_ADDR_WIDTH	8 (Nilai lalai)	Log asas 2 saiz EDID RAM.
BITEC_DAUGHTER_CARD_REV	•0: Tidak menyasarkan mana-mana kad anak perempuan Bitec HDMI •4: Menyokong semakan kad anak perempuan Bitec HDMI 4 •6: Menyasarkan semakan kad anak perempuan Bitec HDMI 6 • 11: Menyasarkan semakan kad anak perempuan Bitec HDMI 11 (lalai)	Menentukan semakan kad anak perempuan Bitec HDMI yang digunakan. Apabila anda menukar semakan, reka bentuk mungkin menukar saluran transceiver dan menyongsangkan kekutuban mengikut keperluan kad anak perempuan Bitec HDMI. Jika anda menetapkan parameter BITEC_DAUGHTER_CARD_REV kepada 0, reka bentuk tidak membuat sebarang perubahan pada saluran transceiver dan kekutuban.
POLARITY_INVERSION	• 0: Kekutuban songsang • 1: Jangan terbalikkan kekutuban	Tetapkan parameter ini kepada 1 untuk menyongsangkan nilai setiap bit data input. Menetapkan parameter ini kepada 1 memperuntukkan 4'b1111 kepada port rx_polinv transceiver RX.

Jadual 23. Parameter Atas HDMI TX

Parameter	Nilai	Penerangan
USE_FPLL	1	Menyokong fPLL sebagai TX PLL hanya untuk peranti Intel Arria 10. Sentiasa tetapkan parameter ini kepada 1.
SUPPORT_DEEP_COLOR	•0: Tiada warna dalam • 1: Warna dalam	Menentukan sama ada teras boleh mengekod format warna dalam.
SUPPORT_AUXILIARY	• 0: Tiada AUX • 1: AUX	Menentukan sama ada pengekodan saluran tambahan disertakan.
SYMBOLS_PER_CLOCK	8	Menyokong 8 simbol setiap jam untuk peranti Intel Arria 10.
SUPPORT_AUDIO	• 0: Tiada audio • 1: Audio	Menentukan sama ada teras boleh mengekod audio.
BITEC_DAUGHTER_CARD_REV	• 0: Tidak menyasarkan mana-mana kad anak perempuan Bitec HDMI • 4: Menyokong semakan kad anak perempuan Bitec HDMI 4 • 6: Menyasarkan semakan kad anak perempuan Bitec HDMI 6 • 11: Menyasarkan semakan kad anak perempuan Bitec HDMI 11 (lalai)	Menentukan semakan kad anak perempuan Bitec HDMI yang digunakan. Apabila anda menukar semakan, reka bentuk mungkin menukar saluran transceiver dan menyongsangkan kekutuban mengikut keperluan kad anak perempuan Bitec HDMI. Jika anda menetapkan parameter BITEC_DAUGHTER_CARD_REV kepada 0, reka bentuk tidak membuat sebarang perubahan pada saluran transceiver dan kekutuban.
POLARITY_INVERSION	• 0: Kekutuban songsang • 1: Jangan terbalikkan kekutuban	Tetapkan parameter ini kepada 1 untuk menyongsangkan nilai setiap bit data input. Menetapkan parameter ini kepada 1 memperuntukkan 4'b1111 kepada port tx_polinv transceiver TX.

2.12. Persediaan Perkakasan
Reka bentuk yang didayakan HDMI FRL exampIa berkemampuan HDMI 2.1 dan melakukan demonstrasi gelung lalu untuk strim video HDMI standard.
Untuk menjalankan ujian perkakasan, sambungkan peranti berdaya HDMI—seperti kad grafik dengan antara muka HDMI—ke input sink HDMI. Reka bentuk menyokong sumber dan sinki HDMI 2.1 atau HDMI 2.0/1.4b.

1. Sinki HDMI menyahkod port menjadi aliran video standard dan menghantarnya ke teras pemulihan jam.
2. Teras HDMI RX menyahkod data video, tambahan dan audio untuk digelung kembali selari dengan teras HDMI TX melalui DCFIFO.
3. Port sumber HDMI kad anak FMC menghantar imej ke monitor.

Nota:
Jika anda ingin menggunakan papan pembangunan Intel FPGA yang lain, anda mesti menukar penetapan peranti dan penetapan pin. Tetapan analog transceiver diuji untuk kit pembangunan FPGA Intel Arria 10 dan kad anak Bitec HDMI 2.1. Anda boleh mengubah suai tetapan untuk papan anda sendiri.
Jadual 24. Butang Tekan Atas Papan dan Fungsi LED Pengguna

Butang Tekan/LED	Fungsi
cpu_resetn	Tekan sekali untuk melakukan tetapan semula sistem.
pengguna_dipsw	Suis DIP yang ditentukan pengguna untuk menogol mod laluan. •OFF (kedudukan lalai) = Laluan HDMI RX pada FPGA mendapat EDID daripada sinki luaran dan membentangkannya kepada sumber luaran yang disambungkan kepadanya. • HIDUP = Anda boleh mengawal kadar FRL maksimum RX dari terminal Nios II. Perintah itu mengubah suai RX EDID dengan memanipulasi nilai kadar FRL maksimum. Rujuk Menjalankan Reka Bentuk dalam Kadar FRL Berbeza pada halaman 33 untuk maklumat lanjut tentang menetapkan kadar FRL yang berbeza.
pengguna_pb[0]	Tekan sekali untuk menogol isyarat HPD kepada sumber HDMI standard.
pengguna_pb[1]	Terpelihara.
pengguna_pb[2]	Tekan sekali untuk membaca daftar SCDC dari sinki yang disambungkan ke TX kad anak perempuan Bitec HDMI 2.1 FMC. Nota: Untuk mendayakan bacaan, anda mesti menetapkan DEBUG_MODE kepada 1 dalam perisian.
USER_LED[0]	Status kunci PLL jam RX TMDS. •0 = Tidak berkunci • 1 = Dikunci
USER_LED[1]	Status sedia transceiver RX. •0 = Tidak bersedia • 1 = Sedia
USER_LED[2]	Jam kelajuan pautan RX PLL, dan video RX dan status kunci PLL jam FRL. • 0 = Sama ada salah satu daripada jam RX PLL dibuka kuncinya • 1 = Kedua-dua PLL jam RX dikunci
USER_LED[3]	Penjajaran teras RX HDMI dan status kunci meja. • 0 = Sekurang-kurangnya 1 saluran dibuka kunci • 1 = Semua saluran dikunci
USER_LED[4]	Status kunci video RX HDMI. • 0 = Tidak berkunci • 1 = Dikunci
USER_LED[5]	Jam kelajuan pautan TX PLL, dan video TX dan status kunci PLL jam FRL. •0 = Sama ada salah satu daripada jam TX PLL dibuka kuncinya • 1 = Kedua-dua PLL jam TX dikunci
USER_LED[6] USER_LED[7]	Status sedia transceiver TX. • 0 = Tidak bersedia • 1 = Sedia Status latihan pautan TX. • 0 = Gagal • 1 = Lulus

2.13. Meja Ujian Simulasi
Meja ujian simulasi mensimulasikan gelung balik bersiri HDMI TX ke teras RX.
Nota:
Meja ujian simulasi ini tidak disokong untuk reka bentuk dengan parameter Sertakan I2C didayakan.
Rajah 19. Gambarajah Blok Meja Ujian Simulasi IP Intel FPGA Intel HDMIJadual 25. Komponen Testbench

Komponen	Penerangan
Video TPG	Penjana corak ujian video (TPG) menyediakan rangsangan video.
Audio Sample Gen	Audio sample generator menyediakan audio samprangsangan. Penjana menjana corak data ujian yang semakin meningkat untuk dihantar melalui saluran audio.
Aux Sample Gen	Aux sample generator menyediakan s tambahanamprangsangan. Penjana menjana data tetap untuk dihantar daripada pemancar.

Semakan CRC	Pemeriksa ini mengesahkan sama ada frekuensi jam yang dipulihkan oleh transceiver TX sepadan dengan kadar data yang dikehendaki.
Semakan Data Audio	Semakan data audio membandingkan sama ada corak data ujian yang meningkat diterima dan dinyahkod dengan betul.
Semakan Data Aux	Semakan data aux membandingkan sama ada data aux yang dijangka diterima dan dinyahkod dengan betul pada bahagian penerima.

Meja ujian simulasi HDMI melakukan ujian pengesahan berikut:

Ciri HDMI	Pengesahan
Data video	• Meja ujian melaksanakan semakan CRC pada video input dan output. • Ia menyemak nilai CRC bagi data yang dihantar berbanding CRC yang dikira dalam data video yang diterima. • Meja ujian kemudian melakukan semakan selepas mengesan 4 isyarat V-SYNC yang stabil daripada penerima.
Data tambahan	• Aux sample generator menjana data tetap untuk dihantar daripada pemancar. • Di bahagian penerima, penjana membandingkan sama ada data tambahan yang dijangka diterima dan dinyahkod dengan betul.
Data audio	• Audio samppenjana menghasilkan corak data ujian yang semakin meningkat untuk dihantar melalui saluran audio. • Di bahagian penerima, penyemak data audio menyemak dan membandingkan sama ada corak data ujian yang meningkat diterima dan dinyahkod dengan betul.

Simulasi yang berjaya berakhir dengan mesej berikut:
# SIMBOL_PER_JAM = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# FREKUENSI_AUDIO (kHz) = 48
# AUDIO_CHANNEL = 8
# Pas simulasi
Jadual 26. Reka Bentuk IP FPGA Intel HDMI Cthample Simulator Disokong

Simulator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	ya	ya
VCS/VCS MX	ya	ya
Riviera-PRO	ya	ya
Xcelium Selari	ya	Tidak

2.14. Had Reka Bentuk
Anda perlu mempertimbangkan beberapa had semasa membuat contoh reka bentuk HDMI 2.1 example.

• TX tidak dapat beroperasi dalam mod TMDS apabila dalam mod bukan laluan. Untuk menguji dalam mod TMDS, togol suis user_dipsw kembali ke mod laluan.
• Pemproses Nios II mesti menyediakan latihan pautan TX sehingga selesai tanpa sebarang gangguan daripada proses lain.

2.15. Ciri Penyahpepijatan
Reka bentuk ini example menyediakan ciri penyahpepijatan tertentu untuk membantu anda.
2.15.1. Mesej Penyahpepijatan Perisian
Anda boleh menghidupkan mesej penyahpepijatan dalam perisian untuk memberikan bantuan masa jalan kepada anda.
Untuk menghidupkan mesej penyahpepijatan dalam perisian, ikut langkah berikut:

1. Tukar DEBUG_MODE kepada 1 dalam skrip global.h.
2. Jalankan script/build_sw.sh pada Nios II Command Shell.
3. Program semula perisian yang dijana/tx_control/tx_control.elf file dengan menjalankan arahan pada Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Jalankan arahan terminal Nios II pada Nios II Command Shell:
   nios2-terminal

Apabila anda menghidupkan mesej penyahpepijatan, maklumat berikut dicetak:

• Tetapan pemacu semula TI pada kedua-dua TX dan RX dibaca dan dipaparkan sekali selepas pengaturcaraan ELF file.
• Mesej status untuk konfigurasi RX EDID dan proses palam panas
• Resolusi dengan atau tanpa maklumat sokongan FRL yang diekstrak daripada EDID pada sinki yang disambungkan ke TX. Maklumat ini dipaparkan untuk setiap palam panas TX.
• Mesej status untuk proses latihan pautan TX semasa latihan pautan TX.

2.15.2. Maklumat SCDC daripada Sinki Disambungkan ke TX
Anda boleh menggunakan ciri ini untuk mendapatkan maklumat SCDC.

1. Jalankan arahan terminal Nios II pada Nios II Command Shell: nios2-terminal
2. Tekan user_pb[2] pada kit pembangunan FPGA Intel Arria 10.

Perisian membaca dan memaparkan maklumat SCDC pada sinki yang disambungkan ke TX pada terminal Nios II.
2.15.3. Pengukuran Kekerapan Jam
Gunakan ciri ini untuk menyemak kekerapan bagi jam yang berbeza.

1. Dalam hdmi_rx_top dan hdmi_tx_top files, nyahkomen “//`define DEBUG_EN 1”.
2. Tambahkan isyarat refclock_measure daripada setiap contoh mr_rate_detect ke Penganalisis Logik Ketik Isyarat untuk mendapatkan kekerapan jam setiap jam (dalam tempoh 10 ms).
3. Susun reka bentuk dengan Penganalisis Logik Ketik Isyarat.
4. Program SOF file dan jalankan Penganalisis Logik Ketik Isyarat.

Jadual 27. Jam

Modul	mr_rate_detect Instance	Jam untuk Diukur
hdmi_rx_top	rx_pll_tmds	Jam rujukan RX CDR 0
	rx_clk0_freq	Jam transceiver RX keluar dari saluran 0
	rx_vid_clk_freq	jam video RX
	rx_frl_clk_freq	Jam RX FRL
	rx_hsync_freq	Kekerapan Hsync bagi bingkai video yang diterima
hdmi_tx_top	tx_clk0_freq	Jam transceiver TX keluar dari saluran 0
	vid_clk_freq	jam video TX
	frl_clk_freq	Jam TX FRL
	tx_hsync_freq	Kekerapan Hsync bagi bingkai video yang akan dihantar

2.16. Meningkatkan Reka Bentuk Anda
Jadual 28. Reka Bentuk HDMI Cthample Keserasian dengan Versi Perisian Intel Quartus Prime Pro Edition Sebelumnya

Reka Bentuk Cthample Varian	Keupayaan untuk Menaik taraf kepada Intel Quartus Prime Pro Edition 20.3
Reka Bentuk HDMI 2.1 Cthample (Sokongan FRL = 1)	Tidak

Untuk sebarang reka bentuk yang tidak serasi cthamples, anda perlu melakukan perkara berikut:

1. Hasilkan reka bentuk baharu example dalam versi perisian Intel Quartus Prime Pro Edition semasa menggunakan konfigurasi yang sama dengan reka bentuk sedia ada anda.
2. Bandingkan keseluruhan reka bentuk example direktori dengan reka bentuk example dijana menggunakan versi perisian Intel Quartus Prime Pro Edition sebelumnya. Port ke atas perubahan yang ditemui.

Reka Bentuk HDMI 2.0 Cthample (Sokongan FRL = 0)

Reka bentuk HDMI Intel FPGA IP example menunjukkan satu contoh HDMI gelung balik selari yang terdiri daripada tiga saluran RX dan empat saluran TX.
Jadual 29. Reka Bentuk IP FPGA Intel HDMI Cthample untuk Peranti Intel Arria 10

Reka Bentuk Cthample	Kadar Data	Mod Saluran	Jenis Gelung Balik
Arria 10 HDMI RX-TX Hantar Semula	< 6,000 Mbps	Simplex	Selari dengan penimbal FIFO

Ciri-ciri

• Reka bentuk ini menghidupkan penimbal FIFO untuk melakukan laluan strim video HDMI terus antara sinki dan sumber HDMI.
  
• Reka bentuk menggunakan status LED untuk penyahpepijatan awaltage.
• Reka bentuk datang dengan pilihan RX dan TX sahaja.
• Reka bentuk menunjukkan penyisipan dan penapisan Rangka Info Julat Dinamik dan Penguasaan (HDR) dalam modul pautan RX-TX.
• Reka bentuk menunjukkan pengurusan laluan EDID daripada sinki HDMI luaran kepada sumber HDMI luaran apabila dicetuskan oleh peristiwa palam panas TX.
• Reka bentuk membenarkan kawalan masa larian melalui suis DIP dan butang tekan untuk mengurus isyarat teras HDMI TX:
  — isyarat mod untuk memilih bingkai video berkod DVI atau HDMI
  — isyarat info_avi[47], info_vsi[61] dan audio_info_ai[48] untuk memilih penghantaran paket tambahan melalui jalur sisi atau port data tambahan

Tika RX menerima sumber video daripada penjana video luaran, dan data kemudiannya melalui FIFO gelung balik sebelum ia dihantar ke tika TX.
Anda perlu menyambungkan penganalisis video luaran, monitor atau televisyen dengan sambungan HDMI ke teras TX untuk mengesahkan kefungsian.
3.1. Gambarajah Blok Reka Bentuk Pancaran Semula HDMI 2.0 RX-TX
Reka bentuk penghantaran semula HDMI 2.0 RX-TX example menunjukkan gelung balik selari pada mod saluran simplex untuk HDMI Intel FPGA IP.
Rajah 20. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Pro Edition)Rajah 21. Gambarajah Blok Penghantaran Semula HDMI RX-TX (Intel Quartus Prime Edisi Standard)Maklumat Berkaitan
Jitter of PLL Cascading or Non-Dedicated Clock Path for Arria 10 PLL Reference Clock Rujuk kepada penyelesaian ini untuk penyelesaian jika jam reka bentuk anda mengalami tambahan
gelisah.
3.2. Keperluan Perkakasan dan Perisian
Intel menggunakan perkakasan dan perisian berikut untuk menguji reka bentuk example.
Perkakasan

• Kit Pembangunan FPGA Intel Arria 10 GX
• Sumber HDMI (Unit Pemproses Grafik (GPU))
• Sinki HDMI (Monitor)
• Kad anak perempuan Bitec HDMI FMC 2.0 (Semakan 11)
• Kabel HDMI

Nota:
Anda boleh memilih semakan kad anak perempuan Bitec HDMI anda. Tetapkan parameter setempat BITEC_DAUGHTER_CARD_REV kepada 4, 6 atau 11 di peringkat teratas file (a10_hdmi2_demo.v). Apabila anda menukar semakan, reka bentuk mungkin menukar saluran transceiver dan menyongsangkan kekutuban mengikut keperluan kad anak perempuan Bitec HDMI. Jika anda menetapkan parameter BITEC_DAUGHTER_CARD_REV kepada 0, reka bentuk tidak membuat sebarang perubahan pada saluran transceiver dan kekutuban. Untuk reka bentuk HDMI 2.1 cthamples, di bawah Design Example tab, tetapkan Semakan Kad Anak Perempuan HDMI kepada sama ada Semakan 9, Semakan 4 atau tiada kad anak perempuan. Nilai lalai ialah Semakan 9.
Perisian

• Intel Quartus Prime versi 18.1 dan lebih baru (untuk ujian perkakasan)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL sahaja)/VCS MX atau Xcelium Parallel simulator

3.3. Struktur Direktori
Direktori mengandungi yang dihasilkan files untuk reka bentuk HDMI Intel FPGA IP example.
Rajah 22. Struktur Direktori untuk Reka Bentuk CthampleJadual 30. RTL yang dihasilkan Files

Folder	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Edisi Standard) • /gxb_rx.ip (Intel Quartus Prime Edisi Pro)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Edisi Standard) • /gxb_rx_reset.ip (Intel Quartus Prime Edisi Pro)
	• /gxb_tx.qsys (Intel Quartus Prime Edisi Standard) • /gxb_tx.ip (Intel Quartus Prime Edisi Pro)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Edisi Standard) • /gxb_tx_fpll.ip (Intel Quartus Prime Edisi Pro)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Edisi Standard) • /gxb_tx_reset.ip (Edisi Intel Quartus Prime Pro)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Edisi Standard) •/hdmi_rx.ip (Intel Quartus Prime Edisi Pro)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Edisi Standard)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Edisi Standard)
	/mr_rx_oversample.v (Intel Quartus Prime Edisi Standard)
	/symbol_aligner.v
	Panasonic.hex (Edisi Intel Quartus Prime Pro)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Edisi Standard) •/hdmi_tx.ip (Intel Quartus Prime Edisi Pro)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Edisi Standard)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Edisi Standard)
	/mr_tx_oversample.v (Intel Quartus Prime Edisi Standard)
i2c_master (Intel Quartus Prime Edisi Standard)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Edisi Standard)
	/Panasonic.hex (Intel Quartus Prime Edisi Standard)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pl	• /pll_hdmi.qsys (Intel Quartus Prime Edisi Standard) • /pll_hdmi.ip (Intel Quartus Prime Edisi Pro)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Edisi Standard) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Edisi Pro)
	quartus.ini
biasa	• /clock_control.qsys (Intel Quartus Prime Edisi Standard) • /clock_control.ip (Edisi Intel Quartus Prime Pro)
	• /fifo.qsys (Intel Quartus Prime Edisi Standard) • /fifo.ip (Intel Quartus Prime Edisi Pro)
	• /output_buf_i2c.qsys (Intel Quartus Prime Edisi Standard) •/output_buf_i2c.ip (Intel Quartus Prime Edisi Pro)
	/reset_controller.qsys (Intel Quartus Prime Edisi Standard)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Edisi Pro)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Edisi Standard)

Jadual 31. Simulasi Dijana Files
Rujuk bahagian Simulasi Testbench untuk maklumat lanjut.

Folder	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
irama	/cds.lib
	/hdl.var
	<folder cds_libs>

mentor	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filesenarai.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Edisi Pro)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
biasa (Intel Quartus Prime Edisi Pro)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Edisi Standard) • /hdmi_rx.ip (Intel Quartus Prime Edisi Pro)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Edisi Standard)
	/Panasonic.hex (Edisi Intel Quartus Prime Pro)
	/symbol_aligner.v (Intel Quartus Prime Edisi Pro)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Edisi Standard) • /hdmi_tx.ip (Intel Quartus Prime Edisi Pro)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Edisi Standard)

Jadual 32. Perisian Dijana Files

Folder	Files
tx_control_src Nota: Folder tx_control juga mengandungi pendua ini files.	/intel_fpga_i2c.c (Intel Quartus Prime Edisi Pro)
	/intel_fpga_i2c.h (Intel Quartus Prime Edisi Pro)
	/i2c.c (Intel Quartus Prime Edisi Standard)
	/i2c.h (Intel Quartus Prime Edisi Standard)
	/utama.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Edisi Standard) /ti_i2c.h (Intel Quartus Prime Edisi Standard)

3.4. Komponen Reka Bentuk
Reka bentuk HDMI Intel FPGA IP example memerlukan komponen ini.
Jadual 33. Komponen Atas HDMI RX

Modul	Penerangan
Teras HDMI RX	IP menerima data bersiri daripada Transceiver Native PHY dan melakukan penjajaran data, meja saluran, penyahkodan TMDS, penyahkodan data tambahan, penyahkodan data video, penyahkodan data audio dan penyahkodan.
I2	I2C ialah antara muka yang digunakan untuk Saluran Data Paparan Sink (DDC) dan Saluran Status dan Data (SCDC). Sumber HDMI menggunakan DDC untuk menentukan keupayaan dan ciri sinki dengan membaca struktur data Data Pengenalan Paparan Lanjutan Dipertingkat (E-EDID). • Alamat hamba I8C 2-bit untuk E-EDID ialah 0xA0 dan 0xA1. LSB menunjukkan jenis akses: 1 untuk baca dan 0 untuk tulis. Apabila peristiwa HPD berlaku, hamba I2C bertindak balas kepada data E-EDID dengan membaca daripada RAM pada cip. • Pengawal hamba sahaja I2C juga menyokong SCDC untuk operasi HDMI 2.0. Alamat hamba I8C 2-bit untuk SCDC ialah 0xA8 dan 0xA9. Apabila peristiwa HPD berlaku, hamba I2C melakukan transaksi tulis atau baca ke atau dari antara muka SCDC teras HDMI RX. Nota: Pengawal I2C hamba sahaja untuk SCDC ini tidak diperlukan jika HDMI 2.0b tidak dimaksudkan. Jika anda menghidupkan Sertakan I2C parameter, blok ini akan dimasukkan ke dalam teras dan tidak akan kelihatan pada tahap ini.
EDID RAM	Reka bentuk menyimpan maklumat EDID menggunakan teras IP 1-port RAM. Protokol bas bersiri dua wayar (jam dan data) standard (pengawal hamba sahaja I2C) memindahkan struktur data E-EDID yang Mematuhi CEA-861-D. RAM EDID ini menyimpan maklumat E-EDID. Nota: Jika anda menghidupkan Sertakan EDID RAM parameter, blok ini akan dimasukkan ke dalam teras dan tidak akan kelihatan pada tahap ini.
IOPLL	IOPLL menjana jam rujukan RX CDR, jam kelajuan pautan dan jam video untuk jam TMDS yang masuk. • Jam keluaran 0 (Jam rujukan CDR) • Jam keluaran 1 (Pautan jam laju) • Jam keluaran 2 (Jam video) Nota: Konfigurasi IOPLL lalai tidak sah untuk sebarang resolusi HDMI. IOPLL dikonfigurasikan semula kepada tetapan yang sesuai apabila dihidupkan.
Pengawal Tetapan Semula PHY Transceiver	Pengawal tetapan semula Transceiver PHY memastikan permulaan yang boleh dipercayai bagi transceiver RX. Input tetapan semula pengawal ini dicetuskan oleh konfigurasi semula RX, dan ia menjana isyarat tetapan semula analog dan digital yang sepadan kepada blok Transceiver Native PHY mengikut penjujukan tetapan di dalam blok.
RX Asli PHY	Blok transceiver keras yang menerima data bersiri daripada sumber video luaran. Ia menyahsiri data bersiri kepada data selari sebelum menghantar data ke teras HDMI RX.
Pengurusan Konfigurasi Semula RX	Pengurusan konfigurasi semula RX yang melaksanakan litar pengesanan kadar dengan HDMI PLL untuk memacu transceiver RX untuk beroperasi pada sebarang kadar pautan sewenang-wenangnya antara 250 Mbps hingga 6,000 Mbps. Rujuk Rajah 23 di muka surat 63 di bawah.

Konfigurasi Semula IOPLL

Blok konfigurasi semula IOPLL memudahkan konfigurasi semula masa nyata dinamik PLL dalam FPGA Intel. Blok ini mengemas kini frekuensi jam keluaran dan lebar jalur PLL dalam masa nyata, tanpa mengkonfigurasi semula keseluruhan FPGA. Blok ini berjalan pada 100 MHz dalam peranti Intel Arria 10. Disebabkan oleh had konfigurasi semula IOPLL, gunakan permit_nf_pll_reconfig_out_of_lock=on Quartus INI semasa penjanaan IP konfigurasi semula IOPLL. Untuk menggunakan Quartus INI, sertakan "permit_nf_pll_reconfig_out_of_lock=on" dalam quartus.ini file dan letakkan di file direktori projek Intel Quartus Prime. Anda sepatutnya melihat mesej amaran apabila anda mengedit blok konfigurasi semula IOPLL (pll_hdmi_reconfig) dalam perisian Quartus Prime dengan INI. Nota: Tanpa Quartus INI ini, konfigurasi semula IOPLL tidak dapat diselesaikan jika IOPLL kehilangan kunci semasa konfigurasi semula.

PIO

Blok input/output (PIO) selari berfungsi sebagai antara muka kawalan, status dan set semula kepada atau daripada subsistem CPU.

Rajah 23. Aliran Urutan Konfigurasi Semula Berbilang Kadar
Angka tersebut menggambarkan aliran jujukan konfigurasi semula berbilang kadar pengawal apabila ia menerima aliran data input dan kekerapan jam rujukan, atau apabila transceiver dibuka kuncinya.Jadual 34. Komponen Atas HDMI TX

Modul	Penerangan
Teras HDMI TX	Teras IP menerima data video dari peringkat atas dan melakukan pengekodan TMDS, pengekodan data tambahan, pengekodan data audio, pengekodan data video dan perebutan.
Sarjana I2C	I2C ialah antara muka yang digunakan untuk Saluran Data Paparan Sink (DDC) dan Saluran Status dan Data (SCDC). Sumber HDMI menggunakan DDC untuk menentukan keupayaan dan ciri sinki dengan membaca struktur data Data Pengenalan Paparan Lanjutan Dipertingkat (E-EDID). • Sebagai DDC, I2C Master membaca EDID dari sinki luaran untuk mengkonfigurasi maklumat EDID RAM EDID dalam HDMI RX Top atau untuk pemprosesan video. • Sebagai SCDC, induk I2C memindahkan struktur data SCDC daripada sumber FPGA ke sinki luaran untuk operasi HDMI 2.0b. Untuk exampOleh itu, jika aliran data keluar melebihi 3,400 Mbps, pemproses Nios II memerintahkan induk I2C untuk mengemas kini bit TMDS_BIT_CLOCK_RATIO dan SCRAMBLER_ENABLE daftar konfigurasi SCDC sink kepada 1.
IOPLL	IOPLL membekalkan jam kelajuan pautan dan jam video dari jam TMDS yang masuk. • Jam keluaran 1 (Pautan jam laju) • Jam keluaran 2 (Jam video) Nota: Konfigurasi IOPLL lalai tidak sah untuk sebarang resolusi HDMI. IOPLL dikonfigurasikan semula kepada tetapan yang sesuai apabila dihidupkan.
Pengawal Tetapan Semula PHY Transceiver	Pengawal tetapan semula Transceiver PHY memastikan permulaan yang boleh dipercayai bagi transceiver TX. Input tetapan semula pengawal ini dicetuskan dari peringkat atas, dan ia menghasilkan isyarat tetapan semula analog dan digital yang sepadan kepada blok PHY Asli Transceiver mengikut penjujukan tetapan semula di dalam blok. Isyarat output tx_ready dari blok ini juga berfungsi sebagai isyarat set semula kepada IP FPGA Intel HDMI untuk menunjukkan transceiver sedang aktif dan berjalan, dan bersedia untuk menerima data daripada teras.
Transceiver Asli PHY	Blok transceiver keras yang menerima data selari daripada teras HDMI TX dan menyerikan data daripada menghantarnya. Antara muka konfigurasi semula didayakan dalam blok TX Native PHY untuk menunjukkan sambungan antara TX Native PHY dan penimbangtara transceiver. Tiada konfigurasi semula dilakukan untuk TX Native PHY. Nota: Untuk memenuhi keperluan condong antara saluran HDMI TX, tetapkan pilihan mod ikatan saluran TX dalam editor parameter Intel Arria 10 Transceiver Native PHY kepada Ikatan PMA dan PCS. Anda juga perlu menambah keperluan kekangan condong (set_max_skew) maksimum kepada isyarat set semula digital daripada pengawal set semula transceiver (tx_digitalreset) seperti yang disyorkan dalam Panduan Pengguna Intel Arria 10 Transceiver PHY.
TX PLL	Blok PLL pemancar menyediakan jam pantas bersiri kepada blok PHY Asli Transceiver. Untuk reka bentuk HDMI Intel FPGA IP ini example, fPLL digunakan sebagai TX PLL.
Konfigurasi Semula IOPLL	Blok konfigurasi semula IOPLL memudahkan konfigurasi semula masa nyata dinamik PLL dalam FPGA Intel. Blok ini mengemas kini frekuensi jam keluaran dan lebar jalur PLL dalam masa nyata, tanpa mengkonfigurasi semula keseluruhan FPGA. Blok ini berjalan pada 100 MHz dalam peranti Intel Arria 10. Disebabkan oleh had konfigurasi semula IOPLL, gunakan permit_nf_pll_reconfig_out_of_lock=on Quartus INI semasa penjanaan IP konfigurasi semula IOPLL. Untuk menggunakan Quartus INI, sertakan "permit_nf_pll_reconfig_out_of_lock=on" dalam quartus.ini file dan letakkan di file direktori projek Intel Quartus Prime. Anda sepatutnya melihat mesej amaran apabila anda mengedit blok konfigurasi semula IOPLL (pll_hdmi_reconfig) dalam perisian Intel Quartus Prime dengan INI. Nota: Tanpa Quartus INI ini, konfigurasi semula IOPLL tidak dapat diselesaikan jika IOPLL kehilangan kunci semasa konfigurasi semula.
PIO	Blok input/output (PIO) selari berfungsi sebagai antara muka kawalan, status dan set semula kepada atau daripada subsistem CPU.

Jadual 35. Kadar Data Transceiver dan LebihanampFaktor ling untuk Setiap Julat Kekerapan Jam TMDS

Kekerapan Jam TMDS (MHz)	Nisbah jam Bit TMDS	PengambilalihanampFaktor ling	Kadar Data Transceiver (Mbps)
85–150	1	Tidak berkenaan	3400–6000
100–340	0	Tidak berkenaan	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Jadual 36. Blok Biasa Peringkat Atas

Modul

Penerangan

Arbiter Transceiver

Blok fungsi generik ini menghalang transceiver daripada menentukur semula secara serentak apabila sama ada RX atau TX transceiver dalam saluran fizikal yang sama memerlukan konfigurasi semula. Penentukuran semula serentak memberi kesan kepada aplikasi di mana transceiver RX dan TX dalam saluran yang sama diperuntukkan kepada pelaksanaan IP bebas. Penimbangtara transceiver ini adalah lanjutan kepada resolusi yang disyorkan untuk menggabungkan simplex TX dan simplex RX ke dalam saluran fizikal yang sama. Penimbangtara transceiver ini juga membantu dalam menggabungkan dan menimbang tara permintaan konfigurasi semula Avalon-MM RX dan TX yang menyasarkan transceiver RX dan TX simplex dalam saluran kerana port antara muka konfigurasi semula transceiver hanya boleh diakses secara berurutan. Sambungan antara muka antara penimbangtara transceiver dan blok TX/RX Native PHY/PHY Reset Controller dalam reka bentuk ini example menunjukkan mod generik yang digunakan untuk sebarang kombinasi IP menggunakan penimbangtara transceiver. Arbiter transceiver tidak diperlukan apabila hanya transceiver RX atau TX digunakan dalam saluran. Penimbangtara transceiver mengenal pasti peminta konfigurasi semula melalui antara muka konfigurasi semula Avalon-MM dan memastikan bahawa tx_reconfig_cal_busy atau rx_reconfig_cal_busy yang sepadan dipagar dengan sewajarnya. Untuk aplikasi HDMI, hanya RX yang memulakan konfigurasi semula. Dengan menyalurkan permintaan konfigurasi semula Avalon-MM melalui penimbang tara, penimbang tara mengenal pasti bahawa permintaan konfigurasi semula berasal daripada RX, yang kemudiannya mengawal tx_reconfig_cal_busy daripada menegaskan dan membenarkan rx_reconfig_cal_busy untuk menegaskan. Gating menghalang transceiver TX daripada dialihkan ke mod penentukuran secara tidak sengaja.

	Nota: Kerana HDMI hanya memerlukan konfigurasi semula RX, isyarat tx_reconfig_mgmt_* diikat. Selain itu, antara muka Avalon-MM tidak diperlukan antara penimbang tara dan blok TX Native PHY. Blok diberikan kepada antara muka dalam reka bentuk example untuk menunjukkan sambungan penimbangtara transceiver generik kepada Pengawal Tetap Semula PHY/PHY Asli TX/RX.
Pautan RX-TX	• Output data video dan isyarat penyegerakan daripada gelung teras HDMI RX melalui DCFIFO merentas domain jam video RX dan TX. • Paket Kawalan Am (GCP), InfoFrames (AVI, VSI dan AI), data tambahan dan gelung data audio melalui DCFIFO merentasi domain jam kelajuan pautan RX dan TX. • Port data tambahan teras HDMI TX mengawal data tambahan yang mengalir melalui DCFIFO melalui tekanan belakang. Tekanan belakang memastikan tiada paket tambahan yang tidak lengkap pada port data tambahan. • Blok ini juga menjalankan penapisan luaran: — Menapis data audio dan paket penjanaan semula jam audio daripada aliran data tambahan sebelum menghantar ke port data tambahan teras HDMI TX. Nota: Untuk melumpuhkan penapisan ini, tekan user_pb[2]. Dayakan penapisan ini untuk memastikan tiada pertindihan data audio dan paket penjanaan semula jam audio dalam aliran data tambahan yang dihantar semula. — Menapis Rangka Maklumat Julat Dinamik Tinggi (HDR) daripada data tambahan HDMI RX dan memasukkan bekasample HDR InfoFrame kepada data tambahan HDMI TX melalui pemultipleks Avalon ST.
Sub-Sistem CPU	Subsistem CPU berfungsi sebagai pengawal SCDC dan DDC, dan pengawal konfigurasi semula sumber. • Pengawal SCDC sumber mengandungi pengawal induk I2C. Pengawal induk I2C memindahkan struktur data SCDC daripada sumber FPGA ke sinki luaran untuk operasi HDMI 2.0b. Untuk exampOleh itu, jika aliran data keluar ialah 6,000 Mbps, pemproses Nios II memerintahkan pengawal induk I2C untuk mengemas kini bit TMDS_BIT_CLOCK_RATIO dan SCRAMBLER_ENABLE daftar konfigurasi TMDS sinki kepada 1. • Induk I2C yang sama juga memindahkan struktur data DDC (E-EDID) antara sumber HDMI dan sinki luaran. • CPU Nios II bertindak sebagai pengawal konfigurasi semula untuk sumber HDMI. CPU bergantung pada pengesanan kadar berkala daripada modul Pengurusan Konfigurasi Semula RX untuk menentukan sama ada TX memerlukan konfigurasi semula. Penterjemah hamba Avalon-MM menyediakan antara muka antara antara muka induk Avalon-MM pemproses Nios II dan antara muka hamba Avalon-MM dari IOPLL dan TX Native PHY sumber HDMI yang diwujudkan secara luaran. • Aliran jujukan konfigurasi semula untuk TX adalah sama seperti RX, kecuali konfigurasi semula PLL dan transceiver dan jujukan set semula dilakukan secara berurutan. Rujuk Rajah 24 di muka surat 67.

Rajah 24. Aliran Urutan Konfigurasi Semula
Angka tersebut menggambarkan aliran perisian Nios II yang melibatkan kawalan untuk induk I2C dan sumber HDMI.3.5. Sisipan dan Penapisan InfoFrame Julat Dinamik dan Penguasaan (HDR).
Reka bentuk HDMI Intel FPGA IP examptermasuk demonstrasi pemasukan InfoFrame HDR dalam sistem gelung balik RX-TX.
Spesifikasi HDMI versi 2.0b membolehkan Julat Dinamik dan Bingkai Maklumat Penguasaan dihantar melalui aliran tambahan HDMI. Dalam demonstrasi, blok Pemasukan Data Auxiliary menyokong pemasukan HDR. Anda hanya perlu memformatkan paket HDR InfoFrame yang dimaksudkan seperti yang dinyatakan dalam jadual senarai isyarat modul dan menggunakan modul Kawalan Sisipan AUX yang disediakan untuk menjadualkan sisipan HDR InfoFrame sekali setiap bingkai video.
Dalam bekas iniampkonfigurasi, dalam keadaan di mana strim tambahan masuk sudah termasuk HDR InfoFrame, kandungan HDR yang distrim ditapis. Penapisan mengelakkan konflik HDR InfoFrames untuk dihantar dan memastikan bahawa hanya nilai yang dinyatakan dalam HDR Sample Modul data digunakan.
Rajah 25. Pautan RX-TX dengan Julat Dinamik dan Memasukkan Rangka Maklumat Menguasai
Rajah menunjukkan gambarajah blok pautan RX-TX termasuk Julat Dinamik dan pemasukan InfoFrame Menguasai ke dalam aliran tambahan teras HDMI TX.
Jadual 37. Isyarat Blok Sisipan Data Tambahan (altera_hdmi_aux_hdr)

isyarat	Arah	Lebar	Penerangan
Jam dan Tetapkan Semula
clk	Input	1	Input jam. Jam ini harus disambungkan ke jam kelajuan pautan.
set semula	Input	1	Tetapkan semula input.

Penjana Paket Tambahan dan Isyarat Multiplexer
multiplexer_out_data	Keluaran	72	Output penstriman Avalon daripada pemultipleks.
multiplexer_out_valid	Keluaran	1
multiplexer_out_ready	Keluaran	1
multiplexer_out_startofpacket	Keluaran	1
multiplexer_out_endofpacket	Keluaran	1
multiplexer_out_channel	Keluaran	11
multiplexer_in_data	Input	72	Input penstriman Avalon ke port In1 pemultipleks. Vsync Video HDMI TX. Isyarat ini harus disegerakkan ke domain jam kelajuan pautan. Teras menyisipkan HDR InfoFrame ke aliran tambahan di bahagian atas isyarat ini.
multiplexer_in_valid	Input	1
multiplexer_in_ready	Input	1
multiplexer_in_startofpacket	Input	1
multiplexer_in_endofpacket hdmi_tx_vsync	Input Input	1 1

Jadual 38. Modul Data HDR (altera_hdmi_hdr_infoframe) Isyarat

isyarat	Arah	Lebar	Penerangan
hb0	Keluaran	8	Bait pengepala 0 dari Julat Dinamik dan Menguasai InfoFrame: Kod jenis InfoFrame.
hb1	Keluaran	8	Bait pengepala 1 daripada Julat Dinamik dan Menguasai InfoFrame: Nombor versi InfoFrame.
hb2	Keluaran	8	Pengepala bait 2 Julat Dinamik dan Menguasai Bingkai Maklumat: Panjang Bingkai Maklumat.
pb	Input	224	Bait data bagi Julat Dinamik dan Bingkai Maklumat Penguasaan.

Jadual 39. Julat Dinamik dan Menguasai InfoFrame Data Byte Bundle Bit-fields

Bidang Bit	Definisi	Jenis Metadata Statik 1
7:0	Bait Data 1: {5'h0, EOTF[2:0]}
15:8	Bait Data 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Bait Data 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Bait Data 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Bait Data 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Bait Data 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Bait Data 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Bait Data 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Bait Data 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Bait Data 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Bait Data 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Bait Data 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Bait Data 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Bait Data 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Bait Data 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Bait Data 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Bait Data 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Bait Data 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Bait Data 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Bait Data 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Bait Data 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Bait Data 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Bait Data 23: Static_Metadata_Descriptor	Tahap Cahaya Kandungan Maksimum, LSB
191:184	Bait Data 24: Static_Metadata_Descriptor	Tahap Cahaya Kandungan Maksimum, MSB
199:192	Bait Data 25: Static_Metadata_Descriptor	Aras Cahaya Purata Bingkai Maksimum, LSB
207:200	Bait Data 26: Static_Metadata_Descriptor	Tahap Cahaya Purata Bingkai Maksimum, MSB
215:208	Terpelihara
223:216	Terpelihara

Melumpuhkan Sisipan dan Penapisan HDR
Melumpuhkan pemasukan dan penapis HDR membolehkan anda mengesahkan penghantaran semula kandungan HDR yang telah tersedia dalam aliran tambahan sumber tanpa sebarang pengubahsuaian dalam reka bentuk RX-TX Retransmit example.
Untuk melumpuhkan pemasukan dan penapisan InfoFrame HDR:

1. Tetapkan block_ext_hdr_infoframe kepada 1'b0 dalam rxtx_link.v file untuk menghalang penapisan HDR InfoFrame daripada aliran Auxiliary.
2. Tetapkan multiplexer_in0_valid of the avalon_st_multiplexer instance in the altera_hdmi_aux_hdr.v file hingga 1'b0 untuk menghalang Penjana Paket Auxiliary daripada membentuk dan memasukkan Bingkai Info HDR tambahan ke dalam strim Auxiliary TX.
   

3.6. Skim Jam
Skim masa menggambarkan domain jam dalam reka bentuk HDMI Intel FPGA IP example.
Rajah 26. Reka Bentuk IP FPGA Intel HDMI ExampSkim Jam (Edisi Intel Quartus Prime Pro)Rajah 27. Reka Bentuk IP FPGA Intel HDMI ExampSkim Jam (Intel Quartus Prime Edisi Standard)Jadual 40. Isyarat Skim Jam

jam	Nama Isyarat dalam Reka Bentuk	Penerangan
TX IOPLL/ TX PLL Jam Rujukan 1	hdmi_clk_in	Jam rujukan kepada TX IOPLL dan TX PLL. Kekerapan jam adalah sama dengan kekerapan jam TMDS yang dijangkakan daripada saluran jam HDMI TX TMDS. Untuk reka bentuk HDMI Intel FPGA IP ini exampOleh itu, jam ini disambungkan ke jam RX TMDS untuk tujuan demonstrasi. Dalam aplikasi anda, anda perlu membekalkan jam khusus dengan frekuensi jam TMDS daripada pengayun boleh atur cara untuk prestasi jitter yang lebih baik. Nota: Jangan gunakan pin RX transceiver sebagai jam rujukan TX PLL. Reka bentuk anda akan gagal untuk dimuatkan jika anda meletakkan refclk HDMI TX pada pin RX.
TX Transceiver Clock Out	tx_clk	Jam keluar pulih daripada transceiver, dan kekerapan berbeza-beza bergantung pada kadar data dan simbol setiap jam. TX transceiver clock out frequency = Kadar data transceiver/ (Simbol setiap jam*10)
Jam Bersiri TX PLL	tx_bonding_clocks	Jam pantas bersiri dijana oleh TX PLL. Kekerapan jam ditetapkan berdasarkan kadar data.
Jam Kelajuan Pautan TX/RX	ls_clk	Pautkan jam laju. Kekerapan jam kelajuan pautan bergantung pada kekerapan jam TMDS yang dijangkakan, lebihampfaktor ling, simbol setiap jam, dan nisbah jam bit TMDS.

		Nisbah Jam Bit TMDS	Kekerapan Jam Kelajuan Pautan
		0	Kekerapan jam TMDS/ Simbol setiap jam
		1	Kekerapan jam TMDS *4 / Simbol setiap jam
Jam Video TX/RX	vid_clk	Jam data video. Kekerapan jam data video diperoleh daripada jam kelajuan pautan TX berdasarkan kedalaman warna.
		Nisbah Jam Bit TMDS	Kekerapan Jam Data Video
		0	Jam TMDS/ Simbol setiap jam/ Faktor kedalaman warna
		1	Jam TMDS *4 / Simbol setiap jam/ Faktor kedalaman warna
		Bit setiap Warna	Faktor Kedalaman Warna
		8	1
		10	1.25
		12	1.5
		16	2.0
Jam RX TMDS	tmds_clk_in	Saluran jam TMDS dari HDMI RX dan bersambung ke jam rujukan ke IOPLL.
Jam Rujukan RX CDR 0 / Jam Rujukan PLL TX 0	fr_clk	Jam rujukan percuma untuk RX CDR dan TX PLL. Jam ini diperlukan untuk penentukuran kuasa.
Jam Rujukan RX CDR 1	iopll_outclk0	Jam rujukan kepada RX CDR transceiver RX.
		Kadar Data	Kekerapan Jam Rujukan RX
		Kadar data <1 Gbps	5× kekerapan jam TMDS
		1 Gbps< Kadar data <3.4 Gbps	Kekerapan jam TMDS
		Kadar data >3.4 Gbps	4× kekerapan jam TMDS
		• Kadar Data <1 Gbps: Untuk oversampling untuk memenuhi keperluan kadar data minimum transceiver. • Kadar Data >3.4 Gbps: Untuk mengimbangi kadar bit TMDS kepada nisbah jam 1/40 untuk mengekalkan nisbah kadar data transceiver kepada jam pada 1/10. Nota: Jangan gunakan pin RX transceiver sebagai jam rujukan CDR. Reka bentuk anda akan gagal untuk dimuatkan jika anda meletakkan refclk HDMI RX pada pin RX.
RX Transceiver Clock Out	rx_clk	Jam keluar pulih daripada transceiver, dan kekerapan berbeza-beza bergantung pada kadar data dan simbol setiap jam. Kekerapan keluar jam transceiver RX = Kadar data pemancar/ (Simbol setiap jam*10)
Jam Pengurusan	mgmt_clk	Jam 100 MHz percuma untuk komponen ini:

		• Antara muka Avalon-MM untuk konfigurasi semula — Keperluan julat frekuensi adalah antara 100– 125 MHz. •, pengawal set semula PHY untuk jujukan tetapan semula transceiver — Keperluan julat frekuensi adalah antara 1–500 MHz. • Konfigurasi Semula IOPLL — Kekerapan jam maksimum ialah 100 MHz. • Konfigurasi Semula RX untuk pengurusan • CPU • Sarjana I2C
Jam I2C	i2c_clk	Input jam 100 MHz yang mencatatkan jam hamba I2C, daftar SCDC dalam teras HDMI RX dan EDID RAM.

Maklumat Berkaitan

• Menggunakan Pin Transceiver RX sebagai Jam Rujukan CDR
• Menggunakan Pin Transceiver RX sebagai Jam Rujukan TX PLL

3.7. Isyarat Antara Muka
Jadual menyenaraikan isyarat untuk reka bentuk HDMI Intel FPGA IP example.
Jadual 41. Isyarat Tahap Atas

isyarat	Arah	Lebar	Penerangan
Isyarat Pengayun atas-papan
clk_fpga_b3_p	Input	1	Jam larian percuma 100 MHz untuk jam rujukan teras
REFCLK_FMCB_P (Intel Quartus Prime Edisi Pro)	Input	1	Jam larian percuma 625 MHz untuk jam rujukan transceiver; jam ini boleh dari sebarang frekuensi

Butang Tekan Pengguna dan LED
pengguna_pb	Input	1	Tekan butang untuk mengawal fungsi reka bentuk HDMI Intel FPGA IP
cpu_resetn	Input	1	Tetapan semula global
user_led_g	Keluaran	4	Paparan LED hijau Rujuk Persediaan Perkakasan pada halaman 89 untuk maklumat lanjut tentang fungsi LED.
user_led_r	Keluaran	4	Paparan LED merah Rujuk Persediaan Perkakasan pada halaman 89 untuk maklumat lanjut tentang fungsi LED.

Pin Kad Anak Perempuan HDMI FMC pada FMC Port B
fmcb_gbtclk_m2c_p_0	Input	1	Jam HDMI RX TMDS
fmcb_dp_m2c_p	Input	3	Saluran data HDMI RX merah, hijau dan biru • Semakan kad anak perempuan Bitec 11 — [0]: RX TMDS Saluran 1 (Hijau) — [1]: RX TMDS Saluran 2 (Merah) — [2]: RX TMDS Saluran 0 (Biru) • Semakan kad anak perempuan Bitec 4 atau 6 — [0]: RX TMDS Saluran 1 (Hijau)— kekutuban terbalik — [1]: RX TMDS Saluran 0 (Biru)— kekutuban terbalik — [2]: RX TMDS Saluran 2 (Merah)— kekutuban terbalik
fmcb_dp_c2m_p	Keluaran	4	Jam HDMI TX, saluran data merah, hijau dan biru • Semakan kad anak perempuan Bitec 11 — [0]: TX TMDS Saluran 2 (Merah) — [1]: TX TMDS Saluran 1 (Hijau) — [2]: Saluran TX TMDS 0 (Biru) — [3]: Saluran Jam TX TMDS • Semakan kad anak perempuan Bitec 4 atau 6 — [0]: Saluran Jam TX TMDS — [1]: Saluran TX TMDS 0 (Biru) — [2]: TX TMDS Saluran 1 (Hijau) — [3]: TX TMDS Saluran 2 (Merah)
fmcb_la_rx_p_9	Input	1	Pengesan kuasa HDMI RX +5V
fmcb_la_rx_p_8	Inout	1	Pengesan palam panas HDMI RX
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA untuk DDC dan SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL untuk DDC dan SCDC
fmcb_la_tx_p_12	Input	1	Pengesan palam panas HDMI TX
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA untuk DDC dan SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL untuk DDC dan SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA untuk kawalan pemacu semula
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL untuk kawalan pemacu semula

Jadual 42. Isyarat Tahap Atas HDMI RX

isyarat	Arah	Lebar	Penerangan
Jam dan Tetapkan Semula Isyarat
mgmt_clk	Input	1	Input jam sistem (100 MHz)
fr_clk (Edisi Intel Quartus Prime Pro)	Input	1	Jam berjalan percuma (625 MHz) untuk jam rujukan transceiver utama. Jam ini diperlukan untuk penentukuran transceiver semasa keadaan kuasa. Jam ini boleh dari sebarang frekuensi.
set semula	Input	1	Input tetapan semula sistem

isyarat	Arah	Lebar	Penerangan
Jam dan Tetapkan Semula Isyarat
reset_xcvr_powerup (Edisi Intel Quartus Prime Pro)	Input	1	Input tetapan semula pemancar. Isyarat ini ditegaskan semasa proses penukaran jam rujukan (daripada jam berjalan bebas ke jam TMDS) dalam keadaan kuasa.
tmds_clk_in	Input	1	Jam HDMI RX TMDS
i2c_clk	Input	1	Input jam untuk antara muka DDC dan SCDC
vid_clk_out	Keluaran	1	Output jam video
ls_clk_out	Keluaran	1	Pautan keluaran jam kelajuan
sys_init	Keluaran	1	Permulaan sistem untuk menetapkan semula sistem apabila dikuasakan

Pemancar RX dan Isyarat IOPLL
rx_serial_data	Input	3	Data bersiri HDMI ke RX Native PHY
gxb_rx_ready	Keluaran	1	Menandakan RX Native PHY sudah sedia
gxb_rx_cal_busy_out	Keluaran	3	Penentukuran PHY Asli RX sibuk kepada pengadil transceiver
gxb_rx_cal_busy_in	Input	3	Isyarat sibuk penentukuran daripada penimbangtara transceiver kepada RX Native PHY
iopll_locked	Keluaran	1	Nyatakan IOPLL dikunci
gxb_reconfig_write	Input	3	Konfigurasi semula pemancar antara muka Avalon-MM daripada RX Native PHY kepada penimbang tara transceiver
gxb_reconfig_read	Input	3
gxb_reconfig_address	Input	30
gxb_reconfig_writedata	Input	96
gxb_reconfig_readdata	Keluaran	96
gxb_reconfig_waitrequest	Keluaran	3

Pengurusan Konfigurasi Semula RX
rx_reconfig_en	Keluaran	1	Konfigurasi Semula RX membolehkan isyarat
mengukur	Keluaran	24	Pengukuran kekerapan jam HDMI RX TMDS (dalam 10 ms)
ukur_sah	Keluaran	1	Menunjukkan isyarat ukuran adalah sah
os	Keluaran	1	Pengambilalihanampfaktor ling: • 0: Tiada oversampling • 1: 5× lebihampling
reconfig_mgmt_write	Keluaran	1	Pengurusan konfigurasi semula RX antara muka dipetakan memori Avalon kepada penimbangtara transceiver
reconfig_mgmt_read	Keluaran	1
reconfig_mgmt_address	Keluaran	12

reconfig_mgmt_writedata	Keluaran	32
reconfig_mgmt_readdata	Input	32
reconfig_mgmt_waitrequest	Input	1

Isyarat Teras HDMI RX
TMDS_Bit_clock_Nisbah	Keluaran	1	Antara muka daftar SCDC
audio_de	Keluaran	1	Antara muka audio teras HDMI RX Rujuk bahagian Antara Muka Sinki dalam Panduan Pengguna IP Intel FPGA HDMI untuk maklumat lanjut.
data_audio	Keluaran	256
audio_info_ai	Keluaran	48
audio_N	Keluaran	20
audio_CTS	Keluaran	20
audio_metadata	Keluaran	165
format_audio	Keluaran	5
aux_pkt_data	Keluaran	72	Antara muka tambahan teras HDMI RX Rujuk bahagian Antara Muka Sinki dalam Panduan Pengguna IP Intel FPGA HDMI untuk maklumat lanjut.
aux_pkt_addr	Keluaran	6
aux_pkt_wr	Keluaran	1
aux_data	Keluaran	72
aux_sop	Keluaran	1
aux_eop	Keluaran	1
aux_valid	Keluaran	1
aux_error	Keluaran	1
gcp	Keluaran	6	Isyarat jalur sisi teras HDMI RX Rujuk bahagian Antara Muka Sinki dalam Panduan Pengguna IP Intel FPGA HDMI untuk maklumat lanjut.
info_avi	Keluaran	112
info_vsi	Keluaran	61
colordepth_mgmt_sync	Keluaran	2
vid_data	Keluaran	N*48	Port video teras HDMI RX Tiada sepuluh = simbol setiap jam Rujuk kepada Antara Muka Sinki bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
vid_vsync	Keluaran	N
vid_hsync	Keluaran	N
vid_de	Keluaran	N
mod	Keluaran	1	Kawalan teras HDMI RX dan port status Tiada sepuluh = simbol setiap jam Rujuk kepada Antara Muka Sinki bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
ctrl	Keluaran	N*6
terkunci	Keluaran	3
vid_lock	Keluaran	1
dalam_5v_kuasa	Input	1	HDMI RX 5V mengesan dan hotplug detect Rujuk kepada Antara Muka Sinki bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	Antara muka HDMI RX DDC dan SCDC
hdmi_rx_i2c_scl	Inout	1

Isyarat RAM RX EDID
edid_ram_access	Input	1	Antara muka akses RAM HDMI RX EDID. Tegaskan edid_ram_access apabila anda ingin menulis atau membaca daripada EDID RAM, jika tidak, isyarat ini harus dikekalkan rendah.
edid_ram_alamat	Input	8
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Keluaran	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Keluaran	1

Jadual 43. Isyarat Tahap Atas HDMI TX

isyarat	Arah	Lebar	Penerangan
Jam dan Tetapkan Semula Isyarat
mgmt_clk	Input	1	Input jam sistem (100 MHz)
fr_clk (Edisi Intel Quartus Prime Pro)	Input	1	Jam berjalan percuma (625 MHz) untuk jam rujukan transceiver utama. Jam ini diperlukan untuk penentukuran transceiver semasa keadaan kuasa. Jam ini boleh dari sebarang frekuensi.
set semula	Input	1	Input tetapan semula sistem
hdmi_clk_in	Input	1	Jam rujukan kepada TX IOPLL dan TX PLL. Kekerapan jam adalah sama dengan kekerapan jam TMDS.
vid_clk_out	Keluaran	1	Output jam video
ls_clk_out	Keluaran	1	Pautan keluaran jam kelajuan
sys_init	Keluaran	1	Permulaan sistem untuk menetapkan semula sistem apabila dikuasakan
reset_xcvr	Input	1	Tetapkan semula kepada transceiver TX
reset_pll	Input	1	Tetapkan semula kepada IOPLL dan TX PLL
reset_pll_reconfig	Keluaran	1	Tetapkan semula kepada konfigurasi semula PLL

TX Transceiver dan Isyarat IOPLL
tx_serial_data	Keluaran	4	Data bersiri HDMI daripada TX Native PHY
gxb_tx_ready	Keluaran	1	Menunjukkan TX Native PHY sudah sedia
gxb_tx_cal_busy_out	Keluaran	4	Isyarat sibuk penentukuran PHY Asli TX kepada penimbangtara transceiver
gxb_tx_cal_busy_in	Input	4	Isyarat sibuk penentukuran daripada penimbangtara transceiver kepada TX Native PHY

TX Transceiver dan Isyarat IOPLL
iopll_locked	Keluaran	1	Nyatakan IOPLL dikunci
txpll_locked	Keluaran	1	Nyatakan TX PLL dikunci
gxb_reconfig_write	Input	4	Konfigurasi semula pemancar antara muka dipetakan memori Avalon daripada TX Native PHY kepada penimbangtara transceiver
gxb_reconfig_read	Input	4
gxb_reconfig_address	Input	40
gxb_reconfig_writedata	Input	128
gxb_reconfig_readdata	Keluaran	128
gxb_reconfig_waitrequest	Keluaran	4

Isyarat Konfigurasi Semula TX IOPLL dan TX PLL
pll_reconfig_write/ tx_pll_reconfig_write	Input	1	TX IOPLL/TX PLL konfigurasi semula Avalon antara muka dipetakan memori
pll_reconfig_read/ tx_pll_reconfig_read	Input	1
pll_reconfig_address/ tx_pll_reconfig_address	Input	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Input	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Keluaran	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Keluaran	1
os	Input	2	Pengambilalihanampfaktor ling: • 0: Tiada oversampling • 1: 3× lebihampling • 2: 4× lebihampling • 3: 5× lebihampling
mengukur	Input	24	Menunjukkan kekerapan jam TMDS bagi resolusi video yang dihantar.

Isyarat Teras HDMI TX
ctrl	Input	6*N	Antara muka kawalan teras HDMI TX Tiada sepuluh = Simbol setiap jam Rujuk bahagian Antara Muka Sumber dalam HDMI Panduan Pengguna IP FPGA Intel untuk maklumat lanjut.
mod	Input	1
TMDS_Bit_clock_Nisbah	Input	1	SCAntara muka daftar DC Rujuk bahagian Antara Muka Sumber dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
Scrambler_Enable	Input	1
audio_de	Input	1	Antara muka audio teras HDMI TX Rujuk kepada Antara Muka Sumber bahagian dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
audio_mute	Input	1
data_audio	Input	256
bersambung…

Isyarat Teras HDMI TX
audio_info_ai	Input	49
audio_N	Input	22
audio_CTS	Input	22
audio_metadata	Input	166
format_audio	Input	5
i2c_master_write	Input	1	TX I2C master Avalon antara muka dipetakan memori ke master I2C di dalam teras TX. Nota: Isyarat ini tersedia hanya apabila anda menghidupkan Sertakan I2C parameter.
i2c_master_read	Input	1
i2c_master_address	Input	4
i2c_master_writedata	Input	32
i2c_master_readdata	Keluaran	32
aux_ready	Keluaran	1	Antara muka tambahan teras HDMI TX Rujuk bahagian Antara Muka Sumber dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
aux_data	Input	72
aux_sop	Input	1
aux_eop	Input	1
aux_valid	Input	1
gcp	Input	6	Isyarat jalur sisi teras HDMI TX Rujuk bahagian Antara Muka Sumber dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
info_avi	Input	113
info_vsi	Input	62
vid_data	Input	N*48	Port video teras HDMI TX Nota: N = simbol setiap jam Rujuk bahagian Antara Muka Sumber dalam Panduan Pengguna IP FPGA Intel HDMI untuk maklumat lanjut.
vid_vsync	Input	N
vid_hsync	Input	N
vid_de	Input	N

I2C dan Palam Panas Mengesan Isyarat
nios_tx_i2c_sda_in (Intel Quartus Prime Edisi Pro) Nota: Apabila anda menghidupkan Sertakan I2C parameter, isyarat ini diletakkan dalam teras TX dan tidak akan kelihatan pada tahap ini.	Keluaran	1	Antara muka dipetakan memori I2C Master Avalon
nios_tx_i2c_scl_in (Intel Quartus Prime Edisi Pro) Nota: Apabila anda menghidupkan Sertakan I2C parameter, isyarat ini diletakkan dalam teras TX dan tidak akan kelihatan pada tahap ini.	Keluaran	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Edisi Pro) Nota: Apabila anda menghidupkan Sertakan I2C parameter, isyarat ini diletakkan dalam teras TX dan tidak akan kelihatan pada tahap ini.	Input	1
bersambung…

I2C dan Palam Panas Mengesan Isyarat
nios_tx_i2c_scl_oe (Intel Quartus Prime Edisi Pro) Nota: Apabila anda menghidupkan Sertakan I2C parameter, isyarat ini diletakkan dalam teras TX dan tidak akan kelihatan pada tahap ini.	Input	1
nios_ti_i2c_sda_in (Intel Quartus Prime Edisi Pro)	Keluaran	1
nios_ti_i2c_scl_in (Intel Quartus Prime Edisi Pro)	Keluaran	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Edisi Pro)	Input	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Edisi Pro)	Input	1
hdmi_tx_i2c_sda	Inout	1	Antara muka HDMI TX DDC dan SCDC
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Edisi Pro)	Inout	1	Antara muka I2C untuk Bitec Daughter Card Semakan 11 Kawalan TI181
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Edisi Standard)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Edisi Pro)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Edisi Standard)	Inout	1
tx_i2c_avalon_waitrequest	Keluaran	1	Antara muka dipetakan memori Avalon bagi induk I2C
tx_i2c_avalon_address (Intel Quartus Prime Edisi Standard)	Input	3
tx_i2c_avalon_writedata (Intel Quartus Prime Edisi Standard)	Input	8
tx_i2c_avalon_readdata (Intel Quartus Prime Edisi Standard)	Keluaran	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Edisi Standard)	Input	1
tx_i2c_avalon_write (Intel Quartus Prime Edisi Standard)	Input	1
tx_i2c_irq (Intel Quartus Prime Edisi Standard)	Keluaran	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Edisi Standard)	Keluaran	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Edisi Standard)	Input	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Edisi Standard)	Input	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Edisi Standard)	Keluaran	8
bersambung…

I2C dan Palam Panas Mengesan Isyarat
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Edisi Standard)	Input	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Edisi Standard)	Input	1
tx_ti_i2c_irq (Intel Quartus Prime Edisi Standard)	Keluaran	1
hdmi_tx_hpd_n	Input	1	Palam panas HDMI TX mengesan antara muka
tx_hpd_ack	Input	1
tx_hpd_req	Keluaran	1

Jadual 44. Isyarat Penimbangtara Transceiver

isyarat	Arah	Lebar	Penerangan
clk	Input	1	Jam konfigurasi semula. Jam ini mesti berkongsi jam yang sama dengan blok pengurusan konfigurasi semula.
set semula	Input	1	Tetapkan semula isyarat. Tetapan semula ini mesti berkongsi tetapan semula yang sama dengan blok pengurusan konfigurasi semula.
rx_rcfg_en	Input	1	Konfigurasi semula RX membolehkan isyarat
tx_rcfg_en	Input	1	Konfigurasi semula TX membolehkan isyarat
rx_rcfg_ch	Input	2	Menunjukkan saluran mana yang akan dikonfigurasikan semula pada teras RX. Isyarat ini mesti sentiasa ditegaskan.
tx_rcfg_ch	Input	2	Menunjukkan saluran mana yang akan dikonfigurasikan semula pada teras TX. Isyarat ini mesti sentiasa ditegaskan.
rx_reconfig_mgmt_write	Input	1	Konfigurasi semula Avalon-MM antara muka daripada pengurusan konfigurasi semula RX
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_address	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Keluaran	32
rx_reconfig_mgmt_waitrequest	Keluaran	1
tx_reconfig_mgmt_write	Input	1	Konfigurasi semula Avalon-MM antara muka daripada pengurusan konfigurasi semula TX
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_address	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Keluaran	32
tx_reconfig_mgmt_waitrequest	Keluaran	1
reconfig_write	Keluaran	1	Konfigurasi semula antara muka Avalon-MM kepada transceiver
reconfig_read	Keluaran	1
bersambung…

isyarat	Arah	Lebar	Penerangan
reconfig_address	Keluaran	10
reconfig_writedata	Keluaran	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1
rx_cal_busy	Input	1	Isyarat status penentukuran daripada transceiver RX
tx_cal_busy	Input	1	Isyarat status penentukuran daripada transceiver TX
rx_reconfig_cal_busy	Keluaran	1	Isyarat status penentukuran kepada kawalan set semula PHY transceiver RX
tx_reconfig_cal_busy	Keluaran	1	Isyarat status penentukuran daripada kawalan set semula PHY transceiver TX

Jadual 45. Isyarat Pautan RX-TX

isyarat	Arah	Lebar	Penerangan
set semula	Input	1	Tetapkan semula kepada penimbal FIFO video/audio/bantu/jalur sisi.
hdmi_tx_ls_clk	Input	1	Jam kelajuan pautan HDMI TX
hdmi_rx_ls_clk	Input	1	Jam kelajuan pautan HDMI RX
hdmi_tx_vid_clk	Input	1	Jam video HDMI TX
hdmi_rx_vid_clk	Input	1	Jam video HDMI RX
hdmi_rx_locked	Input	3	Menunjukkan status terkunci HDMI RX
hdmi_rx_de	Input	N	Antara muka video HDMI RX Tiada sepuluh = simbol setiap jam
hdmi_rx_hsync	Input	N
hdmi_rx_vsync	Input	N
hdmi_rx_data	Input	N * 48
rx_audio_format	Input	5	Antara muka audio HDMI RX
rx_audio_metadata	Input	165
rx_audio_info_ai	Input	48
rx_audio_CTS	Input	20
rx_audio_N	Input	20
rx_audio_de	Input	1
rx_audio_data	Input	256
rx_gcp	Input	6	Antara muka jalur sisi HDMI RX
rx_info_avi	Input	112
rx_info_vsi	Input	61
bersambung…

isyarat	Arah	Lebar	Penerangan
rx_aux_eop	Input	1	Antara muka tambahan HDMI RX
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
hdmi_tx_de	Keluaran	N	Antara muka video HDMI TX Tiada sepuluh = simbol setiap jam
hdmi_tx_hsync	Keluaran	N
hdmi_tx_vsync	Keluaran	N
hdmi_tx_data	Keluaran	N * 48
tx_audio_format	Keluaran	5	Antara muka audio HDMI TX
tx_audio_metadata	Keluaran	165
tx_audio_info_ai	Keluaran	48
tx_audio_CTS	Keluaran	20
tx_audio_N	Keluaran	20
tx_audio_de	Keluaran	1
tx_audio_data	Keluaran	256
tx_gcp	Keluaran	6	Antara muka jalur sisi HDMI TX
tx_info_avi	Keluaran	112
tx_info_vsi	Keluaran	61
tx_aux_eop	Keluaran	1	Antara muka tambahan HDMI TX
tx_aux_sop	Keluaran	1
tx_aux_valid	Keluaran	1
tx_aux_data	Keluaran	72
tx_aux_ready	Keluaran	1

Jadual 46. Isyarat Sistem Pereka Platform

isyarat	Arah	Lebar	Penerangan
cpu_clk (Intel Quartus Prime Edisi Standard)	Input	1	jam CPU
clock_bridge_0_in_clk_clk (Intel Quartus Prime Edisi Pro)
cpu_clk_reset_n (Intel Quartus Prime Edisi Standard)	Input	1	Tetapkan semula CPU
reset_bridge_0_reset_reset_n (Intel Quartus Prime Edisi Pro)
tmds_bit_clock_ratio_pio_external_connectio n_export	Input	1	Nisbah jam bit TMDS
measure_pio_external_connection_export	Input	24	Kekerapan jam TMDS yang dijangkakan
bersambung…

isyarat	Arah	Lebar	Penerangan
measure_valid_pio_external_connection_export t	Input	1	Menunjukkan ukuran PIO adalah sah
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Edisi Pro)	Input	1	Antara muka I2C Master
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Edisi Pro)	Input	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Edisi Pro)	Keluaran	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Edisi Pro)	Keluaran	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Edisi Pro)	Input	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Edisi Pro)	Keluaran	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Edisi Pro)	Keluaran	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Edisi Pro)	Keluaran	3	Antara muka dipetakan memori I2C Master Avalon untuk DDC dan SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Keluaran	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Edisi Pro)	Input	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Keluaran	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Edisi Intel Quartus Prime Pro)	Input	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Edisi Pro)	Keluaran	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Edisi Standard)	Keluaran	3	Antara muka dipetakan memori I2C Master Avalon untuk semakan kad anak Bitec 11, kawalan T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Edisi Standard)	Keluaran	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Edisi Standard)	Input	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Edisi Standard)	Keluaran	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Edisi Standard)	Input	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Edisi Standard)	Keluaran	1
bersambung…

isyarat	Arah	Lebar	Penerangan
edid_ram_access_pio_external_connection_exp ort	Keluaran	1	Antara muka akses RAM EDID. Tegaskan edid_ram_access_pio_ external_connection_ export apabila anda ingin menulis atau membaca daripada EDID RAM di bahagian atas RX. Sambungkan hamba EDID RAM Avalon-MM dalam Pereka Platform kepada antara muka EDID RAM pada modul RX peringkat atas.
edid_ram_slave_translator_address	Keluaran	8
edid_ram_slave_translator_write	Keluaran	1
edid_ram_slave_translator_read	Keluaran	1
edid_ram_slave_translator_readdata	Input	8
edid_ram_slave_translator_writedata	Keluaran	8
edid_ram_slave_translator_waitrequest	Input	1
powerup_cal_done_export (Intel Quartus Prime Edisi Pro)	Input	1	RX PMA Konfigurasi Semula Avalon antara muka dipetakan memori
rx_pma_cal_busy_export (Intel Quartus Prime Edisi Pro)	Input	1
rx_pma_ch_export (Intel Quartus Prime Edisi Pro)	Keluaran	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Edisi Pro)	Keluaran	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Edisi Pro)	Keluaran	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Edisi Pro)	Keluaran	1
rx_pma_rcfg_mgmt_readdata (Edisi Intel Quartus Prime Pro)	Input	32
rx_pma_rcfg_mgmt_writedata (Edisi Intel Quartus Prime Pro)	Keluaran	32
rx_pma_rcfg_mgmt_waitrequest (Edisi Intel Quartus Prime Pro)	Input	1
rx_pma_waitrequest_export (Intel Quartus Prime Edisi Pro)	Input	1
rx_rcfg_en_export (Intel Quartus Prime Edisi Pro)	Keluaran	1
rx_rst_xcvr_export (Intel Quartus Prime Edisi Pro)	Keluaran	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1	TX PLL Konfigurasi Semula Avalon antara muka dipetakan memori
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Keluaran	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Keluaran	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Keluaran	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Keluaran	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
bersambung…

isyarat	Arah	Lebar	Penerangan
tx_pll_waitrequest_pio_external_connection_ eksport	Input	1	TX PLL permintaan pelayan
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Keluaran	12	TX PMA Konfigurasi Semula Avalon antara muka dipetakan memori
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Keluaran	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Keluaran	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Keluaran	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1
tx_pma_waitrequest_pio_external_connection_ export	Input	1	Permintaan pelayan PMA TX
tx_pma_cal_busy_pio_external_connection_exp ort	Input	1	TX PMA Penentukuran Semula Sibuk
tx_pma_ch_eksport	Keluaran	2	Saluran PMA TX
tx_rcfg_en_pio_external_connection_export	Keluaran	1	TX PMA Konfigurasi Semula Dayakan
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Keluaran	32	TX IOPLL Konfigurasi Semula Avalon antara muka dipetakan memori
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Input	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Input	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Keluaran	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Keluaran	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Keluaran	1
tx_os_pio_external_connection_export	Keluaran	2	Pengambilalihanampfaktor ling: • 0: Tiada oversampling • 1: 3× lebihampling • 2: 4× lebihampling • 3: 5× lebihampling
tx_rst_pll_pio_external_connection_export	Keluaran	1	Tetapkan semula kepada IOPLL dan TX PLL
tx_rst_xcvr_pio_external_connection_export	Keluaran	1	Tetapkan semula kepada TX Native PHY
wd_timer_resetrequest_reset	Keluaran	1	Tetapkan semula pemasa pengawas
color_depth_pio_external_connection_export	Input	2	Kedalaman warna
tx_hpd_ack_pio_external_connection_export	Keluaran	1	Untuk palam panas TX mengesan jabat tangan
tx_hpd_req_pio_external_connection_export	Input	1

3.8. Parameter RTL Reka Bentuk
Gunakan parameter HDMI TX dan RX Top RTL untuk menyesuaikan ex reka bentukample.
Kebanyakan parameter reka bentuk tersedia dalam Reka Bentuk Examptab editor parameter IP FPGA Intel HDMI. Anda masih boleh menukar reka bentuk bekasample tetapan anda
dibuat dalam editor parameter melalui parameter RTL.

Jadual 47. Parameter Atas HDMI RX

Parameter	Nilai	Penerangan
SUPPORT_DEEP_COLOR	• 0: Tiada warna dalam • 1: Warna dalam	Menentukan sama ada teras boleh mengekod format warna dalam.
SUPPORT_AUXILIARY	• 0: Tiada AUX • 1: AUX	Menentukan sama ada pengekodan saluran tambahan disertakan.
SYMBOLS_PER_CLOCK	8	Menyokong 8 simbol setiap jam untuk peranti Intel Arria 10.
SUPPORT_AUDIO	• 0: Tiada audio • 1: Audio	Menentukan sama ada teras boleh mengekod audio.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Edisi Standard)	8 (Nilai lalai)	Log asas 2 saiz EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Tidak menyasarkan mana-mana kad anak perempuan Bitec HDMI • 4: Menyokong semakan kad anak perempuan Bitec HDMI 4 • 6: Menyasarkan semakan kad anak perempuan Bitec HDMI 6 •11: Menyasarkan semakan kad anak perempuan Bitec HDMI 11 (lalai)	Menentukan semakan kad anak perempuan Bitec HDMI yang digunakan. Apabila anda menukar semakan, reka bentuk mungkin menukar saluran transceiver dan menyongsangkan kekutuban mengikut keperluan kad anak perempuan Bitec HDMI. Jika anda menetapkan parameter BITEC_DAUGHTER_CARD_REV kepada 0, reka bentuk tidak membuat sebarang perubahan pada saluran transceiver dan kekutuban.
POLARITY_INVERSION	• 0: Kekutuban songsang • 1: Jangan terbalikkan kekutuban	Tetapkan parameter ini kepada 1 untuk menyongsangkan nilai setiap bit data input. Menetapkan parameter ini kepada 1 memperuntukkan 4'b1111 kepada port rx_polinv transceiver RX.

Jadual 48. Parameter Atas HDMI TX

Parameter	Nilai	Penerangan
USE_FPLL	1	Menyokong fPLL sebagai TX PLL hanya untuk peranti Intel Cyclone® 10 GX. Sentiasa tetapkan parameter ini kepada 1.
SUPPORT_DEEP_COLOR	• 0: Tiada warna dalam • 1: Warna dalam	Menentukan sama ada teras boleh mengekod format warna dalam.
SUPPORT_AUXILIARY	• 0: Tiada AUX • 1: AUX	Menentukan sama ada pengekodan saluran tambahan disertakan.
SYMBOLS_PER_CLOCK	8	Menyokong 8 simbol setiap jam untuk peranti Intel Arria 10.
bersambung…

Parameter	Nilai	Penerangan
SUPPORT_AUDIO	• 0: Tiada audio • 1: Audio	Menentukan sama ada teras boleh mengekod audio.
BITEC_DAUGHTER_CARD_REV	• 0: Tidak menyasarkan mana-mana kad anak perempuan Bitec HDMI • 4: Menyokong semakan kad anak perempuan Bitec HDMI 4 • 6: Menyasarkan semakan kad anak perempuan Bitec HDMI 6 • 11: Menyasarkan semakan kad anak perempuan Bitec HDMI 11 (lalai)	Menentukan semakan kad anak perempuan Bitec HDMI yang digunakan. Apabila anda menukar semakan, reka bentuk mungkin menukar saluran transceiver dan menyongsangkan kekutuban mengikut keperluan kad anak perempuan Bitec HDMI. Jika anda menetapkan parameter BITEC_DAUGHTER_CARD_REV kepada 0, reka bentuk tidak membuat sebarang perubahan pada saluran transceiver dan kekutuban.
POLARITY_INVERSION	• 0: Kekutuban songsang • 1: Jangan terbalikkan kekutuban	Tetapkan parameter ini kepada 1 untuk menyongsangkan nilai setiap bit data input. Menetapkan parameter ini kepada 1 memperuntukkan 4'b1111 kepada port tx_polinv transceiver TX.

3.9. Persediaan Perkakasan
Reka bentuk HDMI Intel FPGA IP exampIa berkebolehan HDMI 2.0b dan melakukan demonstrasi gelung lalu untuk strim video HDMI standard.
Untuk menjalankan ujian perkakasan, sambungkan peranti berdaya HDMI—seperti kad grafik dengan antara muka HDMI—ke blok Transceiver Native PHY RX dan sinki HDMI
input.

1. Sinki HDMI menyahkod port menjadi aliran video standard dan menghantarnya ke teras pemulihan jam.
2. Teras HDMI RX menyahkod data video, tambahan dan audio untuk digelung kembali selari dengan teras HDMI TX melalui DCFIFO.
3. Port sumber HDMI kad anak FMC menghantar imej ke monitor.

Nota:
Jika anda ingin menggunakan papan pembangunan Intel FPGA yang lain, anda mesti menukar penetapan peranti dan penetapan pin. Tetapan analog transceiver diuji untuk kit pembangunan FPGA Intel Arria 10 dan kad anak Bitec HDMI 2.0. Anda boleh mengubah suai tetapan untuk papan anda sendiri.

Jadual 49. Butang Tekan Atas Papan dan Fungsi LED Pengguna

Butang Tekan/LED	Fungsi
cpu_resetn	Tekan sekali untuk melakukan tetapan semula sistem.
pengguna_pb[0]	Tekan sekali untuk menogol isyarat HPD kepada sumber HDMI standard.
pengguna_pb[1]	• Tekan dan tahan untuk mengarahkan teras TX menghantar isyarat yang dikodkan DVI. • Lepaskan untuk menghantar isyarat berkod HDMI.
pengguna_pb[2]	• Tekan dan tahan untuk mengarahkan teras TX berhenti menghantar InfoFrames daripada isyarat jalur sisi. • Lepaskan untuk menyambung semula penghantaran InfoFrames daripada isyarat jalur sisi.
USER_LED[0]	Status kunci RX HDMI PLL. • 0 = Tidak berkunci • 1 = Dikunci
USER_LED[1]	Status sedia transceiver RX.
bersambung…

Butang Tekan/LED	Fungsi
	• 0 = Tidak bersedia • 1 = Sedia
USER_LED[2]	Status kunci teras HDMI RX. • 0 = Sekurang-kurangnya 1 saluran dibuka kunci • 1 = Kesemua 3 saluran dikunci
USER_LED[3]	RX oversampstatus ling. • 0 = Tidak melebihiampdipimpin (kadar data > 1,000 Mbps dalam peranti Intel Arria 10) • 1 = Oversampdipimpin (kadar data < 100 Mbps dalam peranti Intel Arria 10)
USER_LED[4]	Status kunci TX HDMI PLL. • 0 = Tidak berkunci • 1 = Dikunci
USER_LED[5]	Status sedia transceiver TX. • 0 = Tidak bersedia • 1 = Sedia
USER_LED[6]	Status kunci PLL transceiver TX. • 0 = Tidak berkunci • 1 = Dikunci
USER_LED[7]	TX oversampstatus ling. • 0 = Tidak melebihiampdipimpin (kadar data > 1,000 Mbps dalam peranti Intel Arria 10) • 1 = Oversampdipimpin (kadar data < 1,000 Mbps dalam peranti Intel Arria 10)

3.10. Meja Ujian Simulasi
Meja ujian simulasi mensimulasikan gelung balik bersiri HDMI TX ke teras RX.
Nota:
Meja ujian simulasi ini tidak disokong untuk reka bentuk dengan parameter Sertakan I2C didayakan.

3. Reka Bentuk HDMI 2.0 Cthample (Sokongan FRL = 0)
683156 | 2022.12.27
Rajah 28. Rajah Blok Ujian Simulasi IP Intel FPGA Intel HDMI

Jadual 50. Komponen Testbench

Komponen	Penerangan
Video TPG	Penjana corak ujian video (TPG) menyediakan rangsangan video.
Audio Sample Gen	Audio sample generator menyediakan audio samprangsangan. Penjana menjana corak data ujian yang semakin meningkat untuk dihantar melalui saluran audio.
Aux Sample Gen	Aux sample generator menyediakan s tambahanamprangsangan. Penjana menjana data tetap untuk dihantar daripada pemancar.
Semakan CRC	Pemeriksa ini mengesahkan sama ada frekuensi jam yang dipulihkan oleh transceiver TX sepadan dengan kadar data yang dikehendaki.
Semakan Data Audio	Semakan data audio membandingkan sama ada corak data ujian yang meningkat diterima dan dinyahkod dengan betul.
Semakan Data Aux	Semakan data aux membandingkan sama ada data aux yang dijangka diterima dan dinyahkod dengan betul pada bahagian penerima.

Meja ujian simulasi HDMI melakukan ujian pengesahan berikut:

Ciri HDMI	Pengesahan
Data video	• Meja ujian melaksanakan semakan CRC pada video input dan output. • Ia menyemak nilai CRC bagi data yang dihantar berbanding CRC yang dikira dalam data video yang diterima. • Meja ujian kemudian melakukan semakan selepas mengesan 4 isyarat V-SYNC yang stabil daripada penerima.
Data tambahan	• Aux sample generator menjana data tetap untuk dihantar daripada pemancar. • Di bahagian penerima, penjana membandingkan sama ada data tambahan yang dijangka diterima dan dinyahkod dengan betul.
Data audio	• Audio samppenjana menghasilkan corak data ujian yang semakin meningkat untuk dihantar melalui saluran audio. • Di bahagian penerima, penyemak data audio menyemak dan membandingkan sama ada corak data ujian yang meningkat diterima dan dinyahkod dengan betul.

Simulasi yang berjaya berakhir dengan mesej berikut:
# SIMBOL_PER_JAM = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# FREKUENSI_AUDIO (kHz) = 48
# AUDIO_CHANNEL = 8
# Pas simulasi

Jadual 51. Reka Bentuk IP FPGA Intel HDMI Cthample Simulator Disokong

Simulator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	ya	ya
VCS/VCS MX	ya	ya
Riviera-PRO	ya	ya
Xcelium Selari	ya	Tidak

3.11. Meningkatkan Reka Bentuk Anda
Jadual 52. Reka Bentuk HDMI Cthample Keserasian dengan Versi Perisian Intel Quartus Prime Pro Edition Sebelumnya

Reka Bentuk Cthample Varian	Keupayaan untuk Menaik taraf kepada Intel Quartus Prime Pro Edition 20.3
Reka Bentuk HDMI 2.0 Cthample (Sokongan FRL = 0)	Tidak

Untuk sebarang reka bentuk yang tidak serasi cthamples, anda perlu melakukan perkara berikut:

1. Hasilkan reka bentuk baharu example dalam versi perisian Intel Quartus Prime Pro Edition semasa menggunakan konfigurasi yang sama dengan reka bentuk sedia ada anda.
2. Bandingkan keseluruhan reka bentuk example direktori dengan reka bentuk example dijana menggunakan versi perisian Intel Quartus Prime Pro Edition sebelumnya. Port ke atas perubahan yang ditemui.

HDCP Atas Reka Bentuk HDMI 2.0/2.1 Cthample

Reka bentuk perkakasan HDCP melalui HDMI example membantu anda menilai kefungsian ciri HDCP dan membolehkan anda menggunakan ciri tersebut dalam reka bentuk Intel Arria 10 anda.
Nota:
Ciri HDCP tidak disertakan dalam perisian Intel Quartus Prime Pro Edition. Untuk mengakses ciri HDCP, hubungi Intel di https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Perlindungan Kandungan Digital (HDCP) lebar jalur tinggi
Perlindungan Kandungan Digital Lebar Jalur Tinggi (HDCP) ialah satu bentuk perlindungan hak digital untuk mencipta sambungan selamat antara sumber ke paparan.
Intel mencipta teknologi asal, yang dilesenkan oleh kumpulan Digital Content Protection LLC. HDCP ialah kaedah perlindungan salinan di mana aliran audio/video disulitkan antara pemancar dan penerima, melindunginya daripada penyalinan haram.
Ciri HDCP mematuhi Spesifikasi HDCP versi 1.4 dan Spesifikasi HDCP versi 2.3.
IP HDCP 1.4 dan HDCP 2.3 melaksanakan semua pengiraan dalam logik teras perkakasan tanpa nilai sulit (seperti kunci persendirian dan kunci sesi) yang boleh diakses dari luar IP yang disulitkan.

Jadual 53. Fungsi IP HDCP

IP HDCP	Fungsi
HDCP 1.4 IP	• Pertukaran pengesahan — Pengiraan kunci induk (Km) — Penjanaan rawak An — Pengiraan kunci sesi (Ks), M0 dan R0. • Pengesahan dengan pengulang — Pengiraan dan pengesahan V dan V' • Pengesahan integriti pautan — Pengiraan kunci bingkai (Ki), Mi dan Ri.
bersambung…

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

ISO
9001:2015
Berdaftar

IP HDCP	Fungsi
	• Semua mod sifir termasuk hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher dan hdcpRngCipher • Isyarat status penyulitan asal (DVI) dan isyarat status penyulitan dipertingkat (HDMI) • Penjana nombor rawak benar (TRNG) — Berasaskan perkakasan, pelaksanaan digital penuh dan penjana nombor rawak bukan deterministik
HDCP 2.3 IP	• Penjanaan Kunci Induk (km), Kunci Sesi (ks) dan nonce (rn, riv). — Mematuhi NIST.SP800-90A penjanaan nombor rawak • Pengesahan dan pertukaran kunci — Penjanaan nombor rawak untuk rtx dan rrx yang mematuhi NIST.SP800-90A penjanaan nombor rawak — Pengesahan tandatangan sijil penerima (certrx) menggunakan kunci awam DCP (kpubdcp) — 3072 bit RSASSA-PKCS#1 v1.5 — Penyulitan dan penyahsulitan RSAES-OAEP (PKCS#1 v2.1) Kunci Utama (km) — Terbitan kd (dkey0, dkey1) menggunakan mod AES-CTR — Pengiraan dan pengesahan H dan H' — Pengiraan Ekh(km) dan km (berpasangan) • Pengesahan dengan pengulang — Pengiraan dan pengesahan V dan V' — Pengiraan dan pengesahan M dan M' • Kebolehbaharui sistem (SRM) — Pengesahan tandatangan SRM menggunakan kpubdcp — 3072 bit RSASSA-PKCS#1 v1.5 • Pertukaran Kunci Sesi • Penjanaan dan pengiraan Edkey(ks) dan riv. • Terbitan dkey2 menggunakan mod AES-CTR • Semakan Lokaliti — Pengiraan dan pengesahan L dan L' — Generasi nonce (rn) • Pengurusan aliran data — Penjanaan aliran utama berasaskan mod AES-CTR • Algoritma kripto asimetri — RSA dengan panjang modulus 1024 (kpubrx) dan 3072 (kpubdcp) bit — RSA-CRT (Teorem Baki Cina) dengan panjang modulus 512 (kprivrx) bit dan panjang eksponen 512 (kprivrx) bit • Fungsi kriptografi peringkat rendah — Algoritma kripto simetri • Mod AES-CTR dengan panjang kunci 128 bit — Algoritma Hash, MGF dan HMAC • SHA256 • HMAC-SHA256 • MGF1-SHA256 — Penjana nombor rawak benar (TRNG) • mematuhi NIST.SP800-90A • Berasaskan perkakasan, pelaksanaan digital penuh dan penjana nombor rawak bukan deterministik

4.1.1. HDCP Atas Reka Bentuk HDMI Cthample Architecture
Ciri HDCP melindungi data kerana data dihantar antara peranti yang disambungkan melalui HDMI atau antara muka digital yang dilindungi HDCP yang lain.
Sistem yang dilindungi HDCP termasuk tiga jenis peranti:

4. Reka Bentuk HDCP Melalui HDMI 2.0/2.1 Cthample
683156 | 2022.12.27
• Sumber (TX)
• Sinki (RX)
• Pengulang
Reka bentuk ini example menunjukkan sistem HDCP dalam peranti pengulang di mana ia menerima data, menyahsulit, kemudian menyulitkan semula data, dan akhirnya menghantar semula data. Pengulang mempunyai kedua-dua input dan output HDMI. Ia menjadikan penimbal FIFO untuk melakukan aliran video HDMI terus melalui antara sinki dan sumber HDMI. Ia mungkin melakukan beberapa pemprosesan isyarat, seperti menukar video kepada format resolusi yang lebih tinggi dengan menggantikan penimbal FIFO dengan teras IP Suite Video dan Pemprosesan Imej (VIP).

Rajah 29. Reka Bentuk HDCP Atas HDMI Cthample Gambarajah Blok

Penerangan berikut tentang seni bina reka bentuk example sepadan dengan reka bentuk HDCP melalui HDMI exampgambarajah blok. Apabila SOKONGAN FRL = 1 atau
SOKONGAN PENGURUSAN UTAMA HDCP = 1, reka bentuk examphierarki adalah berbeza sedikit daripada Rajah 29 di halaman 95 tetapi fungsi HDCP yang mendasari kekal sebagai
sama.

1. HDCP1x dan HDCP2x ialah IP yang tersedia melalui editor parameter IP FPGA Intel HDMI. Apabila anda mengkonfigurasi IP HDMI dalam editor parameter, anda boleh mendayakan dan memasukkan sama ada HDCP1x atau HDCP2x atau kedua-dua IP sebagai sebahagian daripada subsistem. Dengan kedua-dua IP HDCP didayakan, IP HDMI mengkonfigurasi dirinya sendiri dalam topologi lata di mana IP HDCP2x dan HDCP1x disambungkan secara bersambungan.
   • Antara muka keluar HDCP HDMI TX menghantar data video audio yang tidak disulitkan.
   • Data yang tidak disulitkan disulitkan oleh blok HDCP aktif dan dihantar semula ke HDMI TX melalui antara muka HDCP Ingress untuk penghantaran melalui pautan.
   • Subsistem CPU sebagai pengawal induk pengesahan memastikan bahawa hanya satu IP HDCP TX aktif pada bila-bila masa dan satu lagi adalah pasif.
   • Begitu juga, HDCP RX juga menyahsulit data yang diterima melalui pautan daripada HDCP TX luaran.
2. Anda perlu memprogramkan IP HDCP dengan kunci pengeluaran yang dikeluarkan Perlindungan Kandungan Digital (DCP). Muatkan kekunci berikut:
   Jadual 54. Kunci Pengeluaran DCP
   

   HDCP	TX / RX	kunci
   HDCP2x	TX	16 bait: Pemalar Global (lc128)
   	RX	• 16 bait (sama seperti TX): Pemalar Global (lc128) • 320 bait: Kunci Peribadi RSA (kprivrx) • 522 bait: Sijil Kunci Awam RSA (certrx)
   HDCP1x	TX	• 5 bait: TX Key Selection Vector (Aksv) • 280 bait: TX Private Device Keys (Akeys)
   	RX	• 5 bait: Vektor Pemilihan Kunci RX (Bksv) • 280 bait: RX Private Device Keys (Bkeys)

   Reka bentuk example melaksanakan kenangan utama sebagai RAM segerak dwi-port, dwi-jam. Untuk saiz kunci kecil seperti HDCP2x TX, IP melaksanakan memori kunci menggunakan daftar dalam logik biasa.
   Nota: Intel tidak menyediakan kunci pengeluaran HDCP dengan bekas reka bentukample atau Intel FPGA IP dalam apa jua keadaan. Untuk menggunakan IP HDCP atau reka bentuk exampOleh itu, anda mesti menjadi pengguna HDCP dan memperoleh kunci pengeluaran terus daripada Digital Content Protection LLC (DCP).
   Untuk menjalankan reka bentuk exampJadi, anda sama ada mengedit memori utama files pada masa penyusunan untuk memasukkan kunci pengeluaran atau melaksanakan blok logik untuk membaca kunci pengeluaran dengan selamat daripada peranti storan luaran dan menulisnya ke dalam kenangan utama pada masa tayangan.

3. Anda boleh jamkan fungsi kriptografi yang dilaksanakan dalam IP HDCP2x dengan sebarang frekuensi sehingga 200 MHz. Kekerapan jam ini menentukan seberapa cepat
   Pengesahan HDCP2x beroperasi. Anda boleh memilih untuk berkongsi jam 100 MHz yang digunakan untuk pemproses Nios II tetapi kependaman pengesahan akan digandakan berbanding menggunakan jam 200 MHz.
4. Nilai yang mesti ditukar antara HDCP TX dan HDCP RX disampaikan melalui antara muka HDMI DDC (antara muka bersiri I2 C) HDCP-
   antara muka yang dilindungi. HDCP RX mesti membentangkan peranti logik pada bas I2C untuk setiap pautan yang disokongnya. Hamba I2C diduakan untuk port HDCP dengan alamat peranti 0x74. Ia memacu port daftar HDCP (Avalon-MM) kedua-dua IP HDCP2x dan HDCP1x RX.
5. HDMI TX menggunakan induk IC untuk membaca EDID daripada RX dan memindahkan data SCDC yang diperlukan untuk operasi HDMI 2.0 ke RX. Induk I2C yang sama yang didorong oleh pemproses Nios II juga digunakan untuk memindahkan mesej HDCP antara TX dan RX. Induk I2C dibenamkan dalam subsistem CPU.
6. Pemproses Nios II bertindak sebagai induk dalam protokol pengesahan dan memacu kawalan dan daftar status (Avalon-MM) kedua-dua HDCP2x dan HDCP1x TX
   IP. Pemacu perisian melaksanakan mesin keadaan protokol pengesahan termasuk pengesahan tandatangan sijil, pertukaran kunci induk, semakan lokaliti, pertukaran kunci sesi, berpasangan, semakan integriti pautan (HDCP1x) dan pengesahan dengan pengulang, seperti penyebaran maklumat topologi dan penyebaran maklumat pengurusan strim. Pemacu perisian tidak melaksanakan sebarang fungsi kriptografi yang diperlukan oleh protokol pengesahan. Sebaliknya, perkakasan IP HDCP melaksanakan semua fungsi kriptografi memastikan tiada nilai sulit boleh diakses.
   7. Dalam demonstrasi pengulang sebenar di mana penyebaran maklumat topologi ke hulu diperlukan, pemproses Nios II memacu Port Mesej Pengulang (Avalon-MM) bagi kedua-dua IP HDCP2x dan HDCP1x RX. Pemproses Nios II mengosongkan bit RX REPEATER kepada 0 apabila ia mengesan hiliran yang disambungkan tidak mampu HDCP atau apabila tiada hiliran disambungkan. Tanpa sambungan hiliran, sistem RX kini menjadi penerima titik akhir, bukannya pengulang. Sebaliknya, pemproses Nios II menetapkan bit RX REPEATER kepada 1 apabila mengesan hiliran berkemampuan HDCP.

4.2. Aliran Perisian Pemproses Nios II
Carta alir perisian Nios II termasuk kawalan pengesahan HDCP ke atas aplikasi HDMI.
Rajah 30. Carta Aliran Perisian Pemproses Nios II

1. Perisian Nios II memulakan dan menetapkan semula HDMI TX PLL, TX transceiver PHY, induk I2C dan retimer TI luaran.
2. Perisian Nios II meninjau isyarat sah pengesanan kadar berkala daripada litar pengesanan kadar RX untuk menentukan sama ada resolusi video telah berubah dan jika konfigurasi semula TX diperlukan. Perisian ini juga meninjau isyarat pengesan palam panas TX untuk menentukan sama ada peristiwa palam panas TX telah berlaku.
3. Apabila isyarat yang sah diterima daripada litar pengesanan kadar RX, perisian Nios II membaca SCDC dan nilai kedalaman jam daripada HDMI RX dan mendapatkan semula jalur frekuensi jam berdasarkan kadar yang dikesan untuk menentukan sama ada konfigurasi semula HDMI TX PLL dan transceiver PHY diperlukan. Jika konfigurasi semula TX diperlukan, perisian Nios II memerintahkan induk I2C untuk menghantar nilai SCDC ke RX luaran. Ia kemudiannya memerintahkan untuk mengkonfigurasi semula HDMI TX PLL dan transceiver TX
   PHY, diikuti dengan penentukuran semula peranti, dan tetapan semula urutan. Jika kadar tidak berubah, konfigurasi semula TX mahupun pengesahan semula HDCP tidak diperlukan.
4. Apabila peristiwa palam panas TX telah berlaku, perisian Nios II memerintahkan induk I2C untuk menghantar nilai SCDC ke RX luaran, dan kemudian membaca EDID daripada RX
   dan kemas kini EDID RAM dalaman. Perisian kemudian menyebarkan maklumat EDID ke huluan.
5. Perisian Nios II memulakan aktiviti HDCP dengan mengarahkan induk I2C membaca mengimbangi 0x50 daripada RX luaran untuk mengesan sama ada hiliran berkeupayaan HDCP, atau
   sebaliknya:
   • Jika nilai HDCP2Version yang dikembalikan ialah 1, hiliran adalah HDCP2xcapable.
   • Jika nilai yang dikembalikan bagi keseluruhan bacaan 0x50 adalah 0, hiliran adalah berkemampuan HDCP1x.
   • Jika nilai yang dikembalikan bagi keseluruhan bacaan 0x50 adalah 1, hiliran sama ada tidak berkemampuan HDCP atau tidak aktif.
   • Jika hiliran sebelum ini tidak berkeupayaan HDCP atau tidak aktif tetapi pada masa ini berkeupayaan HDCP, perisian menetapkan bit REPEATER bagi huluan pengulang (RX) kepada 1 untuk menunjukkan RX kini pengulang.
   • Jika hiliran sebelum ini berkeupayaan HDCP tetapi pada masa ini tidak berkeupayaan HDCP atau tidak aktif, perisian menetapkan bit REPEATER kepada 0 untuk menunjukkan RX kini merupakan penerima titik akhir.
6. Perisian ini memulakan protokol pengesahan HDCP2x yang merangkumi pengesahan tandatangan sijil RX, pertukaran kunci induk, semakan lokaliti, pertukaran kunci sesi, berpasangan, pengesahan dengan pengulang seperti penyebaran maklumat topologi.
7. Apabila dalam keadaan yang disahkan, perisian Nios II mengarahkan master I2C untuk meninjau daftar RxStatus daripada RX luaran, dan jika perisian mengesan bit REAUTH_REQ ditetapkan, ia memulakan pengesahan semula dan melumpuhkan penyulitan TX.
8. Apabila hiliran adalah pengulang dan bit READY daftar RxStatus ditetapkan kepada 1, ini biasanya menunjukkan topologi hiliran telah berubah. Jadi, perisian Nios II mengarahkan master I2C untuk membaca ReceiverID_List dari hiliran dan mengesahkan senarai. Jika senarai itu sah dan tiada ralat topologi dikesan, perisian meneruskan ke modul Pengurusan Strim Kandungan. Jika tidak, ia memulakan pengesahan semula dan melumpuhkan penyulitan TX.
9. Perisian Nios II menyediakan nilai ReceiverID_List dan RxInfo dan kemudian menulis ke port Mesej Pengulang Avalon-MM bagi huluan pengulang (RX). RX kemudian menyebarkan senarai ke TX luaran (hulu).
10. Pengesahan selesai pada ketika ini. Perisian ini membolehkan penyulitan TX.
11. Perisian ini memulakan protokol pengesahan HDCP1x yang merangkumi pertukaran kunci dan pengesahan dengan pengulang.
12. Perisian Nios II menjalankan pemeriksaan integriti pautan dengan membaca dan membandingkan Ri' dan Ri daripada RX luaran (hiliran) dan HDCP1x TX masing-masing. Jika nilai-nilai
    tidak sepadan, ini menunjukkan kehilangan penyegerakan dan perisian memulakan pengesahan semula dan melumpuhkan penyulitan TX.
13. Jika hiliran adalah pengulang dan bit READY daftar Bcaps ditetapkan kepada 1, ini biasanya menunjukkan bahawa topologi hiliran telah berubah. Jadi, perisian Nios II mengarahkan master I2C untuk membaca nilai senarai KSV dari hiliran dan mengesahkan senarai. Jika senarai itu sah dan tiada ralat topologi dikesan, perisian menyediakan senarai KSV dan nilai Bstatus dan menulis ke port Mesej Pengulang Avalon-MM bagi huluan pengulang (RX). RX kemudian menyebarkan senarai ke TX luaran (hulu). Jika tidak, ia memulakan pengesahan semula dan melumpuhkan penyulitan TX.

4.3. Panduan Reka Bentuk
Menyediakan dan menjalankan HDCP melalui reka bentuk HDMI cthample terdiri daripada lima stages.

1. Sediakan perkakasan.
2. Hasilkan reka bentuk.
3. Edit memori kunci HDCP files untuk memasukkan kunci pengeluaran HDCP anda.
   a. Simpan kunci pengeluaran HDCP biasa dalam FPGA (Sokongan Pengurusan Kunci HDCP = 0)
   b. Simpan kunci pengeluaran HDCP yang disulitkan dalam memori denyar luaran atau EEPROM (Sokongan Pengurusan Kunci HDCP = 1)
4. Susun reka bentuk.
5. View keputusannya.

4.3.1. Sediakan Perkakasan
S yang pertamatage demonstrasi adalah untuk menyediakan perkakasan.
Apabila SOKONGAN FRL = 0, ikuti langkah ini untuk menyediakan perkakasan untuk demonstrasi:

1. Sambungkan kad anak perempuan Bitec HDMI 2.0 FMC (semakan 11) kepada kit pembangunan Arria 10 GX di FMC port B.
2. Sambungkan kit pembangunan Arria 10 GX ke PC anda menggunakan kabel USB.
3. Sambungkan kabel HDMI daripada penyambung HDMI RX pada kad anak perempuan Bitec HDMI 2.0 FMC ke peranti HDMI yang didayakan HDCP, seperti kad grafik dengan output HDMI.
4. Sambungkan kabel HDMI lain daripada penyambung HDMI TX pada kad anak perempuan Bitec HDMI 2.0 FMC ke peranti HDMI yang didayakan HDCP, seperti televisyen dengan input HDMI.

Apabila SOKONGAN FRL = 1, ikuti langkah ini untuk menyediakan perkakasan untuk demonstrasi:

1. Sambungkan kad anak perempuan Bitec HDMI 2.1 FMC (Semakan 9) ke kit pembangunan Arria 10 GX di port B FMC.
2. Sambungkan kit pembangunan Arria 10 GX ke PC anda menggunakan kabel USB.
3. Sambungkan kabel HDMI 2.1 Kategori 3 daripada penyambung HDMI RX pada kad anak perempuan Bitec HDMI 2.1 FMC kepada sumber HDMI 2.1 yang didayakan HDCP, seperti Quantum Data 980 48G Generator.
4. Sambungkan kabel HDMI 2.1 Kategori 3 lain daripada penyambung HDMI TX pada kad anak perempuan Bitec HDMI 2.1 FMC ke sinki HDMI 2.1 yang didayakan HDCP, seperti
   Penganalisis Data Kuantum 980 48G.

4.3.2. Hasilkan Reka Bentuk
Selepas menyediakan perkakasan, anda perlu menjana reka bentuk.
Sebelum anda mula, pastikan anda memasang ciri HDCP dalam perisian Intel Quartus Prime Pro Edition.

1. Klik Alat ➤ Katalog IP, dan pilih Intel Arria 10 sebagai keluarga peranti sasaran.
   Nota: Reka bentuk HDCP example hanya menyokong peranti Intel Arria 10 dan Intel Stratix® 10.
2. Dalam Katalog IP, cari dan klik dua kali HDMI Intel FPGA IP. Tetingkap variasi IP Baharu muncul.
3. Tentukan nama peringkat atas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .qsys atau .ip.
4. Klik OK. Editor parameter muncul.
5. Pada tab IP, konfigurasikan parameter yang dikehendaki untuk kedua-dua TX dan RX.
6. Hidupkan parameter Sokongan HDCP 1.4 atau Sokongan HDCP 2.3 untuk menjana reka bentuk HDCP example.
7. Hidupkan parameter Pengurusan Kunci HDCP Sokongan jika anda ingin menyimpan kunci pengeluaran HDCP dalam format yang disulitkan dalam memori denyar luaran atau EEPROM. Jika tidak, matikan parameter Pengurusan Kunci HDCP Sokongan untuk menyimpan kunci pengeluaran HDCP dalam format biasa dalam FPGA.
8. Pada Reka Bentuk ExampPada tab, pilih Arria 10 HDMI RX-TX Retransmit.
9. Pilih Sintesis untuk menjana reka bentuk perkakasan cthample.
10. Untuk Menjana File Format, pilih Verilog atau VHDL.
11. Untuk Kit Pembangunan Sasaran, pilih Kit Pembangunan FPGA Arria 10 GX. Jika anda memilih kit pembangunan, maka peranti sasaran (dipilih dalam langkah 4) berubah untuk memadankan peranti pada kit pembangunan. Untuk Kit Pembangunan FPGA Arria 10 GX, peranti lalai ialah 10AX115S2F45I1SG.
12. Klik Jana Example Reka bentuk untuk menjana projek files dan pengaturcaraan Format Boleh Laku dan Pemautan (ELF). file.

4.3.3. Sertakan Kunci Pengeluaran HDCP
4.3.3.1. Simpan kunci pengeluaran HDCP biasa dalam FPGA (Support HDCP Key Pengurusan = 0)
Selepas menjana reka bentuk, edit memori kunci HDCP files untuk memasukkan kunci pengeluaran anda.
Untuk memasukkan kunci pengeluaran, ikuti langkah ini.

1. Cari memori kunci berikut files dalam /rtl/hdcp/ direktori:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Buka hdcp2x_rx_kmem.v file dan cari kunci faksimili yang dipratentukan R1 untuk Sijil Awam Penerima dan Kunci Peribadi RX dan Pemalar Global seperti yang ditunjukkan dalam bekasamples di bawah.
   Rajah 31. Susunan Wayar Kunci Faksimili R1 untuk Sijil Awam Penerima
   Rajah 32. Susunan Wayar Kunci Faksimili R1 untuk Kunci Persendirian RX dan Pemalar Global
   
3. Cari pemegang tempat untuk kunci pengeluaran dan gantikan dengan kunci pengeluaran anda sendiri dalam tatasusunan wayar masing-masing dalam format endian besar.
   Rajah 33. Susunan Wayar bagi Kunci Pengeluaran HDCP (Pemegang Tempat)
   
4. Ulangi Langkah 3 untuk semua memori utama yang lain files. Apabila anda telah selesai memasukkan kunci pengeluaran anda dalam semua memori kunci files, pastikan parameter USE_FACSIMILE ditetapkan kepada 0 pada ex reka bentukample tingkat atas file (a10_hdmi2_demo.v)

4.3.3.1.1. Pemetaan Kunci HDCP daripada Kunci DCP Files
Bahagian berikut menerangkan pemetaan kunci pengeluaran HDCP yang disimpan dalam kunci DCP files ke dalam susunan wayar kmem HDCP files.
4.3.3.1.2. hdcp1x_tx_kmem.v dan hdcp1x_rx_kmem.v files
Untuk hdcp1x_tx_kmem.v dan hdcp1x_rx_kmem.v files

• dua ini files berkongsi format yang sama.
• Untuk mengenal pasti kunci DCP HDCP1 TX yang betul file untuk hdcp1x_tx_kmem.v, pastikan 4 bait pertama file ialah “0x01, 0x00, 0x00, 0x00”.
• Untuk mengenal pasti kunci HDCP1 RX DCP yang betul file untuk hdcp1x_rx_kmem.v, pastikan 4 bait pertama file ialah “0x02, 0x00, 0x00, 0x00”.
• Kekunci dalam kunci DCP files adalah dalam format little-endian. Untuk digunakan dalam kmem files, anda mesti menukarnya menjadi big-endian.

Rajah 34. Pemetaan bait daripada kunci DCP HDCP1 TX file ke dalam hdcp1x_tx_kmem.v

Nota:
Nombor bait dipaparkan dalam format di bawah:

• Saiz kunci dalam bait * nombor kunci + nombor bait dalam baris semasa + offset malar + saiz baris dalam bait * nombor baris.
• 308*n menunjukkan bahawa setiap set kunci mempunyai 308 bait.
• 7*y menunjukkan bahawa setiap baris mempunyai 7 bait.

Rajah 35. Kunci DCP HDCP1 TX file mengisi dengan nilai sampah

Rajah 36. Susunan Wayar bagi hdcp1x_tx_kmem.v
Example of hdcp1x_tx_kmem.v dan cara tatasusunan wayarnya memetakan kepada bekasample daripada kunci HDCP1 TX DCP file dalam Rajah 35 di muka surat 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Untuk hdcp2x_rx_kmem.v file

• Untuk mengenal pasti kunci HDCP2 RX DCP yang betul file untuk hdcp2x_rx_kmem.v, pastikan 4 bait pertama file ialah “0x00, 0x00, 0x00, 0x02”.
• Kekunci dalam kunci DCP files adalah dalam format little-endian.

Rajah 37. Pemetaan bait daripada kunci HDCP2 RX DCP file ke dalam hdcp2x_rx_kmem.v
Rajah di bawah menunjukkan pemetaan bait yang tepat daripada kunci HDCP2 RX DCP file ke dalam hdcp2x_rx_kmem.v.

Nota:
Nombor bait dipaparkan dalam format di bawah:

• Saiz kunci dalam bait * nombor kunci + nombor bait dalam baris semasa + offset malar + saiz baris dalam bait * nombor baris.
• 862*n menunjukkan bahawa setiap set kunci mempunyai 862 bait.
• 16*y menunjukkan bahawa setiap baris mempunyai 16 bait. Terdapat pengecualian dalam cert_rx_prod di mana ROW 32 hanya mempunyai 10 bait.

Rajah 38. Kunci HDCP2 RX DCP file mengisi dengan nilai sampah

Rajah 39. Susunan Wayar bagi hdcp2x_rx_kmem.v
Angka ini menunjukkan tatasusunan wayar untuk peta hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod dan lc128_prod) kepada bekasample daripada kunci HDCP2 RX DCP file in
Rajah 38 di muka surat 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Untuk hdcp2x_tx_kmem.v file:

• Untuk mengenal pasti kunci DCP HDCP2 TX yang betul file untuk hdcp2x_tx_kmem.v, pastikan 4 bait pertama file ialah “0x00, 0x00, 0x00, 0x01”.
• Kekunci dalam kunci DCP files adalah dalam format little-endian.
• Sebagai alternatif, anda boleh menggunakan lc128_prod daripada hdcp2x_rx_kmem.v terus ke hdcp2x_tx_kmem.v. Kekunci berkongsi nilai yang sama.

Rajah 40. Tatasusunan wayar hdcp2x_tx_kmem.v
Angka ini menunjukkan pemetaan bait yang tepat daripada kunci DCP HDCP2 TX file ke dalam hdcp2x_tx_kmem.v.

4.3.3.2. Simpan kunci pengeluaran HDCP yang disulitkan dalam memori denyar luaran atau EEPROM (Sokongan Pengurusan Kunci HDCP = 1)
Rajah 41. Tahap Tinggi Overview Pengurusan Utama HDCP

Apabila Menyokong parameter Pengurusan Kunci HDCP dihidupkan, anda memegang kawalan penyulitan kunci pengeluaran HDCP dengan menggunakan utiliti perisian penyulitan kunci (KEYENC) dan reka bentuk pengaturcara utama yang disediakan oleh Intel. Anda mesti menyediakan kunci pengeluaran HDCP dan kunci perlindungan HDCP 128 bit. Kunci perlindungan HDCP
menyulitkan kunci pengeluaran HDCP dan menyimpan kunci dalam memori denyar luaran (contohnyaample, EEPROM) pada kad anak perempuan HDMI.
Hidupkan parameter Pengurusan Kunci HDCP Sokongan dan ciri penyahsulitan kunci (KEYDEC) tersedia dalam teras IP HDCP. Perlindungan HDCP yang sama
kunci hendaklah digunakan dalam KEYDEC untuk mendapatkan semula kunci pengeluaran HDCP pada masa operasi untuk enjin pemprosesan. KEYENC dan KEYDEC menyokong EEPROM bersiri Atmel AT24CS32 32-Kbit, EEPROM bersiri Atmel AT24C16A 16-Kbit dan peranti I2C EEPROM yang serasi dengan saiz rom sekurang-kurangnya 16-Kbit.

Nota:

1. Untuk kad anak perempuan HDMI 2.0 FMC Semakan 11, pastikan EEPROM pada kad anak perempuan ialah Atmel AT24CS32. Terdapat dua saiz EEPROM berbeza yang digunakan pada kad anak perempuan Bitec HDMI 2.0 FMC Semakan 11.
2. Jika anda sebelum ini menggunakan KEYENC untuk menyulitkan kunci pengeluaran HDCP dan menghidupkan Pengurusan Kunci HDCP Sokongan dalam versi 21.2 atau lebih awal, anda perlu menyulitkan semula kunci pengeluaran HDCP menggunakan utiliti perisian KEYENC dan menjana semula IP HDCP daripada versi 21.3
   seterusnya.

4.3.3.2.1. Intel KEYENC
KEYENC ialah utiliti perisian baris arahan yang Intel gunakan untuk menyulitkan kunci pengeluaran HDCP dengan kunci perlindungan HDCP 128 bit yang anda berikan. KEYENC mengeluarkan kunci pengeluaran HDCP yang disulitkan dalam heks atau tong atau pengepala file format. KEYENC juga menjana mif file mengandungi kunci perlindungan HDCP 128 bit yang anda sediakan. KEYDEC
memerlukan mif file.

Keperluan Sistem:

1. mesin x86 64-bit dengan Windows 10 OS
2. Pakej Visual C++ boleh diagihkan semula untuk Visual Studio 2019(x64)

Nota:
Anda mesti memasang Microsoft Visual C++ untuk VS 2019. Anda boleh menyemak sama ada Visual C++ boleh diagihkan semula dipasang daripada Windows ➤ Panel Kawalan ➤ Program dan Ciri. Jika Microsoft Visual C++ dipasang, anda boleh melihat Visual C++ xxxx
Boleh diagihkan semula (x64). Jika tidak, anda boleh memuat turun dan memasang Visual C++
Boleh diedarkan semula daripada Microsoft webtapak. Rujuk maklumat berkaitan untuk pautan muat turun.

Jadual 55. Pilihan Baris Perintah KEYENC

Pilihan Baris Perintah	Hujah/Huraian
-k	<HDCP protection key file> Teks file hanya mengandungi kunci perlindungan HDCP 128 bit dalam perenambelasan. Cthample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> Kunci pengeluaran pemancar HDCP 1.4 file daripada DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> Kunci pengeluaran penerima HDCP 1.4 file daripada DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> Kunci pengeluaran pemancar HDCP 2.3 file daripada DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> Kunci pengeluaran penerima HDCP 2.3 file daripada DCP (.bin file)
-hdcp1txkeys	Tentukan julat kunci untuk input yang dipilih (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm di mana n = permulaan kekunci (1 atau >1) m = hujung kekunci (n atau >n) Cthample: Pilih 1 hingga 1000 kekunci daripada setiap HDCP 1.4 TX, HDCP 1.4 RX dan HCDP 2.3 Kunci pengeluaran RX file. “-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000”
-hdcp1rxkeys
-hdcp2rxkeys
bersambung…

Pilihan Baris Perintah	Hujah/Huraian
	Nota: 1. Jika anda tidak menggunakan sebarang kunci pengeluaran HDCP file, anda tidak akan memerlukan julat kunci HDCP. Jika anda tidak menggunakan hujah dalam baris arahan, julat kunci lalai ialah 0. 2. Anda juga boleh memilih indeks kunci yang berbeza untuk kunci pengeluaran HDCP file. Walau bagaimanapun, bilangan kunci harus sepadan dengan pilihan yang dipilih. Example: Pilih 100 kekunci yang berbeza Pilih 100 kunci pertama daripada kunci pengeluaran HDCP 1.4 TX file “-hdcp1txkeys 1-100” Pilih kekunci 300 hingga 400 untuk kunci pengeluaran HDCP 1.4 RX file "-hdcp1rxkeys 300-400" Pilih kekunci 600 hingga 700 untuk kunci pengeluaran HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Keluaran file format . Lalai ialah hex file. Hasilkan kunci pengeluaran HDCP yang disulitkan dalam binari file format: -o bin Jana kunci pengeluaran HDCP yang disulitkan dalam hex file format: -o hex Hasilkan kunci pengeluaran HDCP yang disulitkan dalam pengepala file format: -oh
–kunci semak	Cetak nombor kekunci yang tersedia dalam input files. Cthample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –kekunci semak
	Nota: gunakan parameter –check-keys pada penghujung baris arahan seperti yang dinyatakan dalam example.
–versi	Cetak nombor versi KEYENC

Anda boleh memilih kunci pengeluaran HDCP 1.4 dan/atau HDCP 2.3 secara selektif untuk disulitkan. Untuk example, untuk menggunakan kunci pengeluaran HDCP 2.3 RX sahaja untuk menyulitkan, gunakan sahaja -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys dalam parameter baris arahan.
Jadual 56. Garis Panduan Mesej Ralat Biasa KEYENC

Mesej Ralat	Garis panduan
RALAT: Kunci perlindungan HDCP file hilang	Parameter baris arahan tiada -k file>
RALAT: kunci hendaklah 32 digit heks (cth f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Kunci perlindungan HDCP file hendaklah mengandungi hanya kunci perlindungan HDCP dalam 32 digit heksadesimal.
RALAT: Sila nyatakan julat kunci	Julat kunci tidak ditentukan untuk kunci pengeluaran HDCP input yang diberikan file.
RALAT: Julat kunci tidak sah	Julat kunci yang ditentukan untuk -hdcp1txkeys atau -hdcp1rxkeys atau -hdcp2rxkeys adalah tidak betul.
RALAT: tidak boleh menciptaFilenama>	Semak kebenaran folder daripada keyenc.exe sedang dijalankan.
RALAT: -hdcp1txkeys input tidak sah	Format julat kunci input untuk kunci pengeluaran HDCP 1.4 TX adalah tidak sah. Format yang betul ialah "-hdcp1txkeys nm" dengan n >= 1, m >= n
RALAT: Input -hdcp1rxkeys tidak sah	Format julat kunci input untuk kunci pengeluaran HDCP 1.4 RX adalah tidak sah. Format yang betul ialah "-hdcp1rxkeys nm" dengan n >= 1, m >= n
RALAT: Input -hdcp2rxkeys tidak sah	Format julat kunci input untuk kunci pengeluaran HDCP 2.3 RX adalah tidak sah. Format yang betul ialah "-hdcp2rxkeys nm" dengan n >= 1, m >= n
bersambung…

Mesej Ralat	Garis panduan
RALAT: Tidak sah file <filenama>	Kunci pengeluaran HDCP tidak sah file.
RALAT: file jenis tiada untuk pilihan -o	Parameter baris perintah tiada untuk –o .
RALAT: tidak sah filenama -filenama>	<filenama> tidak sah, sila gunakan yang sah filenama tanpa aksara khas.

Sulitkan Kunci Tunggal untuk EEPROM Tunggal
Jalankan baris arahan berikut daripada gesaan arahan Windows untuk menyulitkan kunci tunggal HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX dan HDCP 2.3 RX dengan output file format pengepala file untuk EEPROM tunggal:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Sulitkan N Kekunci untuk N EEPROM
Jalankan baris arahan berikut dari gesaan arahan Windows untuk menyulitkan kunci N (bermula dari kekunci 1) HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX dan HDCP 2.3 RX dengan output file format hex file untuk N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex dengan N ialah >= 1 dan harus sepadan untuk semua pilihan.

Maklumat Berkaitan
Microsoft Visual C++ untuk Visual Studio 2019
Menyediakan pakej Microsoft Visual C++ x86 boleh diagihkan semula (vc_redist.x86.exe) untuk dimuat turun. Jika pautan berubah, Intel mengesyorkan anda untuk mencari "Visual C++ boleh diagihkan semula" daripada enjin carian Microsoft.

4.3.3.2.2. Pengaturcara Utama
Untuk memprogramkan kunci pengeluaran HDCP yang disulitkan ke EEPROM, ikut langkah berikut:

1. Salin reka bentuk pengaturcara utama files dari laluan berikut ke direktori kerja anda: /hdcp2x/hw_demo/key_programmer/
2. Salin pengepala perisian file (hdcp_key .h) dijana daripada utiliti perisian KEYENC (bahagian Sulitkan Kunci Tunggal untuk EEPROM Tunggal pada halaman 113 ) ke direktori perisian/key_programmer_src/ dan namakannya semula sebagai hdcp_key.h.
3. Jalankan ./runall.tcl. Skrip ini melaksanakan arahan berikut:
   • Menjana katalog IP files
   • Menjana sistem Pereka Platform
   • Buat projek Intel Quartus Prime
   • Cipta ruang kerja perisian dan bina perisian
   • Lakukan kompilasi penuh
4. Muat turun Objek Perisian File (.sof) kepada FPGA untuk memprogramkan kunci pengeluaran HDCP yang disulitkan ke EEPROM.

Hasilkan reka bentuk Stratix 10 HDMI RX-TX Retransmit exampdengan parameter Sokongan HDCP 2.3 dan Sokongan HDCP 1.4 dihidupkan, kemudian ikuti langkah berikut untuk memasukkan kunci perlindungan HDCP.

• Salin mif file (hdcp_kmem.mif) dijana daripada utiliti perisian KEYENC (bahagian Sulitkan Kunci Tunggal untuk EEPROM Tunggal pada halaman 113) ke /quartus/hdcp/ direktori.

4.3.4. Susun Reka Bentuk
Selepas anda memasukkan kunci pengeluaran HDCP biasa anda sendiri dalam FPGA atau memprogramkan kunci pengeluaran HDCP yang disulitkan ke EEPROM, anda kini boleh menyusun reka bentuk.

1. Lancarkan perisian Intel Quartus Prime Pro Edition dan buka /quartus/a10_hdmi2_demo.qpf.
2. Klik Pemprosesan ➤ Mulakan Penyusunan.

4.3.5. View Keputusan
Pada akhir demonstrasi, anda akan dapat view keputusan pada sinki luaran HDMI yang didayakan HDCP.
Kepada view hasil demonstrasi, ikuti langkah berikut:

1. Kuasakan papan Intel FPGA.
2. Tukar direktori kepada /quartus/.
3. Taip arahan berikut pada Nios II Command Shell untuk memuat turun Objek Perisian File (.sof) kepada FPGA. nios2-configure-sof output_files/ .sof
4. Kuasakan sumber luaran HDMI yang didayakan HDCP dan tenggelam (jika anda belum melakukannya). Sinki luaran HDMI memaparkan output sumber luaran HDMI anda.

4.3.5.1. Butang Tekan dan Fungsi LED
Gunakan butang tekan dan fungsi LED pada papan untuk mengawal demonstrasi anda.

Jadual 57. Butang Tekan dan Penunjuk LED (SOKONGAN FRL = 0)

Butang Tekan/LED	Fungsi
cpu_resetn	Tekan sekali untuk melakukan tetapan semula sistem.
pengguna_pb[0]	Tekan sekali untuk menogol isyarat HPD kepada sumber HDMI standard.
pengguna_pb[1]	• Tekan dan tahan untuk mengarahkan teras TX menghantar isyarat yang dikodkan DVI. • Lepaskan untuk menghantar isyarat berkod HDMI. • Pastikan video masuk berada dalam ruang warna RGB 8 bpc.
pengguna_pb[2]	• Tekan dan tahan untuk mengarahkan teras TX berhenti menghantar InfoFrames daripada isyarat jalur sisi. • Lepaskan untuk menyambung semula penghantaran InfoFrames daripada isyarat jalur sisi.
dipimpin_pengguna[0]	Status kunci RX HDMI PLL. • 0: Dibuka kunci • 1: Dikunci
dipimpin_pengguna[1]	Status kunci teras HDMI RX • 0: Sekurang-kurangnya 1 saluran dibuka kunci • 1: Kesemua 3 saluran dikunci
dipimpin_pengguna[2]	Status penyahsulitan IP RX HDCP1x. • 0: Tidak aktif • 1: Aktif
dipimpin_pengguna[3]	Status penyahsulitan IP RX HDCP2x. • 0: Tidak aktif • 1: Aktif
dipimpin_pengguna[4]	Status kunci TX HDMI PLL. • 0: Dibuka kunci • 1: Dikunci
dipimpin_pengguna[5]	Status kunci PLL transceiver TX. • 0: Dibuka kunci • 1: Dikunci
dipimpin_pengguna[6]	Status penyulitan IP TX HDCP1x. • 0: Tidak aktif • 1: Aktif
dipimpin_pengguna[7]	Status penyulitan IP TX HDCP2x. • 0: Tidak aktif • 1: Aktif

Jadual 58. Butang Tekan dan Penunjuk LED (SOKONGAN FRL = 1)

Butang Tekan/LED	Fungsi
cpu_resetn	Tekan sekali untuk melakukan tetapan semula sistem.
pengguna_dipsw	Suis DIP yang ditentukan pengguna untuk menogol mod laluan. • OFF (kedudukan lalai) = Laluan HDMI RX pada FPGA mendapat EDID daripada sinki luaran dan membentangkannya kepada sumber luaran yang disambungkan kepadanya. • HIDUP = Anda boleh mengawal kadar FRL maksimum RX dari terminal Nios II. Perintah itu mengubah suai RX EDID dengan memanipulasi nilai kadar FRL maksimum. Rujuk kepada Menjalankan Reka Bentuk dalam Kadar FRL Berbeza pada halaman 33 untuk maklumat lanjut tentang menetapkan kadar FRL yang berbeza.
bersambung…

Butang Tekan/LED	Fungsi
pengguna_pb[0]	Tekan sekali untuk menogol isyarat HPD kepada sumber HDMI standard.
pengguna_pb[1]	Terpelihara.
pengguna_pb[2]	Tekan sekali untuk membaca daftar SCDC dari sinki yang disambungkan ke TX kad anak perempuan Bitec HDMI 2.1 FMC. Nota: Untuk mendayakan bacaan, anda mesti menetapkan DEBUG_MODE kepada 1 dalam perisian.
user_led_g[0]	Status kunci PLL jam RX FRL. • 0: Dibuka kunci • 1: Dikunci
user_led_g[1]	Status kunci video RX HDMI. • 0: Dibuka kunci • 1: Dikunci
user_led_g[2]	Status penyahsulitan IP RX HDCP1x. • 0: Tidak aktif • 1: Aktif
user_led_g[3]	Status penyahsulitan IP RX HDCP2x. • 0: Tidak aktif • 1: Aktif
user_led_g[4]	Status kunci PLL jam FRL TX. • 0: Dibuka kunci • 1: Dikunci
user_led_g[5]	Status kunci video TX HDMI. • 0 = Tidak berkunci • 1 = Dikunci
user_led_g[6]	Status penyulitan IP TX HDCP1x. • 0: Tidak aktif • 1: Aktif
user_led_g[7]	Status penyulitan IP TX HDCP2x. • 0: Tidak aktif • 1: Aktif

4.4. Perlindungan Kunci Penyulitan Terbenam dalam Reka Bentuk FPGA
Banyak reka bentuk FPGA melaksanakan penyulitan, dan selalunya terdapat keperluan untuk membenamkan kunci rahsia dalam aliran bit FPGA. Dalam keluarga peranti yang lebih baharu, seperti Intel Stratix 10 dan Intel Agilex, terdapat blok Pengurus Peranti Selamat yang boleh menyediakan dan mengurus kunci rahsia ini dengan selamat. Jika ciri ini tidak wujud, anda boleh melindungi kandungan aliran bit FPGA, termasuk sebarang kunci pengguna rahsia yang dibenamkan, dengan penyulitan.
Kekunci pengguna harus disimpan selamat dalam persekitaran reka bentuk anda, dan idealnya ditambah pada reka bentuk menggunakan proses selamat automatik. Langkah berikut menunjukkan cara anda boleh melaksanakan proses sedemikian dengan alatan Intel Quartus Prime.

1. Membangunkan dan mengoptimumkan HDL dalam Intel Quartus Prime dalam persekitaran yang tidak selamat.
2. Pindahkan reka bentuk kepada persekitaran yang selamat dan laksanakan proses automatik untuk mengemas kini kunci rahsia. Memori pada cip membenamkan nilai kunci. Apabila kunci dikemas kini, permulaan memori file (.mif) boleh berubah dan aliran pemasang “quartus_cdb –update_mif” boleh menukar kunci perlindungan HDCP tanpa menyusun semula. Langkah ini sangat pantas dijalankan dan mengekalkan masa asal.
3. Aliran bit Intel Quartus Prime kemudiannya menyulitkan dengan kunci FPGA sebelum memindahkan aliran bit yang disulitkan kembali ke persekitaran yang tidak selamat untuk ujian akhir dan penggunaan.

Adalah disyorkan untuk melumpuhkan semua akses nyahpepijat yang boleh memulihkan kunci rahsia daripada FPGA. Anda boleh melumpuhkan keupayaan nyahpepijat sepenuhnya dengan melumpuhkan JTAG port, atau lumpuhkan dan semula secara terpilihview bahawa tiada ciri nyahpepijat seperti editor memori dalam sistem atau Signal Tap boleh memulihkan kunci. Rujuk AN 556: Menggunakan Ciri Keselamatan Reka Bentuk dalam Intel FPGA untuk maklumat lanjut tentang menggunakan ciri keselamatan FPGA termasuk langkah khusus tentang cara menyulitkan aliran bit FPGA dan mengkonfigurasi pilihan keselamatan seperti melumpuhkan JTAG akses.

Nota:
Anda boleh mempertimbangkan langkah tambahan untuk mengelirukan atau penyulitan dengan kunci lain kunci rahsia dalam storan MIF.
Maklumat Berkaitan
AN 556: Menggunakan Ciri Keselamatan Reka Bentuk dalam FPGA Intel

4.5. Pertimbangan Keselamatan
Apabila menggunakan ciri HDCP, ambil perhatian tentang pertimbangan keselamatan berikut.

• Apabila mereka bentuk sistem pengulang, anda mesti menyekat video yang diterima daripada memasuki IP TX dalam keadaan berikut:
  — Jika video yang diterima disulitkan HDCP (iaitu status penyulitan hdcp1_enabled atau hdcp2_enabled daripada RX IP ditegaskan) dan video yang dihantar tidak disulitkan HDCP (iaitu status penyulitan hdcp1_enabled atau hdcp2_enabled daripada TX IP tidak ditegaskan).
  — Jika video yang diterima ialah HDCP TYPE 1 (iaitu streamid_type daripada RX IP ditegaskan) dan video yang dihantar adalah HDCP 1.4 disulitkan (iaitu status penyulitan hdcp1_enabled daripada TX IP ditegaskan)
• Anda harus mengekalkan kerahsiaan dan integriti kunci pengeluaran HDCP anda, dan sebarang kunci penyulitan pengguna.
• Intel amat mengesyorkan anda untuk membangunkan mana-mana projek dan sumber reka bentuk Intel Quartus Prime files yang mengandungi kunci penyulitan dalam persekitaran pengiraan yang selamat untuk melindungi kunci.
• Intel amat mengesyorkan anda untuk menggunakan ciri keselamatan reka bentuk dalam FPGA untuk melindungi reka bentuk, termasuk sebarang kunci penyulitan terbenam, daripada penyalinan tanpa kebenaran, kejuruteraan terbalik dan tampering.

Maklumat Berkaitan
AN 556: Menggunakan Ciri Keselamatan Reka Bentuk dalam FPGA Intel

4.6. Garis Panduan Nyahpepijat
Bahagian ini menerangkan isyarat status HDCP yang berguna dan parameter perisian yang boleh digunakan untuk nyahpepijat. Ia juga mengandungi soalan lazim (FAQ) tentang menjalankan reka bentuk example.

4.6.1. Isyarat Status HDCP
Terdapat beberapa isyarat yang berguna untuk mengenal pasti keadaan kerja teras IP HDCP. Isyarat ini tersedia di ex reka bentukampperingkat atas dan terikat pada LED onboard:

Nama Isyarat	Fungsi
hdcp1_enabled_rx	Status Penyahsulitan IP RX HDCP1x 0: Tidak Aktif 1: Aktif
hdcp2_enabled_rx	Status Penyahsulitan IP RX HDCP2x 0: Tidak Aktif 1: Aktif
hdcp1_enabled_tx	TX HDCP1x Status Penyulitan IP 0: Tidak Aktif 1: Aktif
hdcp2_enabled_tx	TX HDCP2x Status Penyulitan IP 0: Tidak Aktif 1: Aktif

Rujuk Jadual 57 pada halaman 115 dan Jadual 58 pada halaman 115 untuk penempatan LED masing-masing.
Keadaan aktif isyarat ini menunjukkan bahawa IP HDCP disahkan dan menerima/menghantar aliran video yang disulitkan. Untuk setiap arah, hanya HDCP1x atau HDCP2x
isyarat status penyulitan/penyahsulitan aktif. Untuk exampOleh itu, jika sama ada hdcp1_enabled_rx atau hdcp2_enabled_rx aktif, HDCP pada bahagian RX didayakan dan menyahsulit strim video yang disulitkan daripada sumber video luaran.

4.6.2. Mengubah suai Parameter Perisian HDCP
Untuk memudahkan proses penyahpepijatan HDCP, anda boleh mengubah suai parameter dalam hdcp.c.
Jadual di bawah meringkaskan senarai parameter boleh dikonfigurasikan dan fungsinya.

Parameter	Fungsi
SUPPORT_HDCP1X	Dayakan HDCP 1.4 pada sisi TX
SUPPORT_HDCP2X	Dayakan HDCP 2.3 pada sisi TX
DEBUG_MODE_HDCP	Dayakan mesej nyahpepijat untuk TX HDCP
REPEATER_MODE	Dayakan mod pengulang untuk reka bentuk HDCP cthample

Untuk mengubah suai parameter, tukar nilai kepada nilai yang dikehendaki dalam hdcp.c. Sebelum memulakan kompilasi, buat perubahan berikut dalam build_sw_hdcp.sh:

1. Cari baris berikut dan ulasnya untuk menghalang perisian yang diubah suai file digantikan dengan yang asal files daripada laluan pemasangan Perisian Intel Quartus Prime.
   
2.  Jalankan “./build_sw_hdcp.sh” untuk menyusun perisian yang dikemas kini.
3. .elf yang dihasilkan file boleh dimasukkan ke dalam reka bentuk melalui dua kaedah:
   a. Jalankan "nios2-download -g file nama>”. Tetapkan semula sistem selepas proses muat turun selesai untuk memastikan kefungsian yang betul.
   b. Jalankan “quartus_cdb –-update_mif” untuk mengemas kini permulaan memori files. Jalankan pemasang untuk menjana .sof baharu file yang termasuk perisian yang dikemas kini.

4.6.3. Soalan Lazim (FAQ)
Jadual 59. Gejala dan Garis Panduan Kegagalan

Nombor	Gejala Kegagalan	Garis panduan
1.	RX sedang menerima video yang disulitkan, tetapi TX menghantar video statik dalam warna biru atau hitam.	Ini disebabkan oleh pengesahan TX yang tidak berjaya dengan sinki luaran. Pengulang berkemampuan HDCP tidak boleh menghantar video dalam format yang tidak disulitkan jika video yang masuk dari huluan disulitkan. Untuk mencapai matlamat ini, video statik dalam warna biru atau hitam menggantikan video keluar apabila isyarat status penyulitan TX HDCP tidak aktif manakala isyarat status penyahsulitan RX HDCP aktif. Untuk garis panduan yang tepat, rujuk Pertimbangan Keselamatan pada halaman 117. Walau bagaimanapun, tingkah laku ini boleh menghalang proses penyahpepijatan apabila mendayakan reka bentuk HDCP. Di bawah ialah kaedah untuk melumpuhkan penyekatan video dalam bekas reka bentukample: 1. Cari sambungan port berikut di peringkat atas reka bentuk example. Port ini tergolong dalam modul hdmi_tx_top. 2. Ubah suai sambungan port ke baris berikut:
2.	Isyarat status penyulitan TX HDCP aktif tetapi gambar salji dipaparkan di sinki hiliran.	Ini disebabkan sinki hiliran tidak menyahsulit video yang disulitkan keluar dengan betul. Pastikan anda memberikan pemalar global (LC128) kepada IP HDCP TX. Nilai mestilah nilai pengeluaran dan betul.
3.	Isyarat status penyulitan TX HDCP tidak stabil atau sentiasa tidak aktif.	Ini disebabkan oleh pengesahan TX yang tidak berjaya dengan sinki hiliran. Untuk memudahkan proses penyahpepijatan, anda boleh mendayakan DEBUG_MODE_HDCP parameter dalam hdcp.c. Rujuk kepada Mengubah suai Parameter Perisian HDCP pada halaman 118 pada garis panduan. 3a-3c berikut boleh menjadi punca kemungkinan pengesahan TX yang tidak berjaya.
3a.	Log nyahpepijat perisian terus mencetak mesej ini "HDCP 1.4 tidak disokong oleh hiliran (Rx)".	Mesej menunjukkan sinki hiliran tidak menyokong kedua-dua HDCP 2.3 dan HDCP 1.4. Pastikan sinki hiliran menyokong HDCP 2.3 atau HDCP 1.4.
3b.	Pengesahan TX gagal separuh jalan.	Ini disebabkan oleh mana-mana bahagian pengesahan TX seperti pengesahan tandatangan, semakan lokaliti dll boleh gagal. Pastikan sinki hiliran menggunakan kunci pengeluaran tetapi bukan kunci faksimili.
3c.	Log nyahpepijat perisian terus mencetak “Pengesahan semula	Mesej ini menunjukkan sinki hiliran telah meminta pengesahan semula kerana video yang diterima tidak dinyahsulitkan dengan betul. Pastikan anda memberikan pemalar global (LC128) kepada IP HDCP TX. Nilai mestilah nilai pengeluaran dan nilainya betul.
bersambung…

Nombor	Gejala Kegagalan	Garis panduan
	diperlukan” selepas pengesahan HDCP selesai.
4.	Isyarat status penyahsulitan RX HDCP tidak aktif walaupun sumber huluan telah mendayakan HDCP.	Ini menunjukkan bahawa IP RX HDCP tidak mencapai keadaan yang disahkan. Secara lalai, the REPEATER_MODE parameter didayakan dalam reka bentuk example. Sekiranya REPEATER_MODE didayakan, pastikan IP HDCP TX disahkan. Apabila REPEATER_MODE parameter didayakan, RX HDCP IP mencuba pengesahan sebagai pengulang jika TX disambungkan ke sinki berkeupayaan HDCP. Pengesahan berhenti separuh jalan sementara menunggu IP HDCP TX melengkapkan pengesahan dengan sink hiliran dan menghantar RECEIVERID_LIST ke IP HDCP RX. Tamat masa seperti yang ditakrifkan dalam Spesifikasi HDCP ialah 2 saat. Jika IP HDCP TX tidak dapat melengkapkan pengesahan dalam tempoh ini, sumber huluan menganggap pengesahan sebagai gagal dan memulakan pengesahan semula seperti yang dinyatakan dalam Spesifikasi HDCP.
		Nota: • Rujuk kepada Mengubah suai Parameter Perisian HDCP pada halaman 118 untuk kaedah untuk melumpuhkan REPEATER_MODE parameter untuk tujuan penyahpepijatan. Selepas melumpuhkan REPEATER_MODE parameter, IP RX HDCP sentiasa mencuba pengesahan sebagai penerima titik akhir. IP HDCP TX tidak menghalang proses pengesahan.
		• Jika REPEATER_MODE parameter tidak didayakan, pastikan kunci HDCP yang diberikan kepada IP HDCP adalah nilai pengeluaran dan nilainya betul.
5.	Isyarat status penyahsulitan RX HDCP tidak stabil.	Ini bermakna IP HDCP RX telah meminta pengesahan semula sejurus selepas keadaan yang disahkan dicapai. Ini mungkin disebabkan oleh video yang disulitkan yang masuk tidak dinyahsulit dengan betul oleh IP RX HDCP. Pastikan pemalar global (LC128) yang diberikan kepada teras IP RX HDCP adalah nilai pengeluaran dan nilainya betul.

HDMI Intel Arria 10 FPGA IP Reka Bentuk Example Arkib Panduan Pengguna

Untuk versi terkini dan sebelumnya bagi panduan pengguna ini, rujuk HDMI Intel® Arria 10 FPGA IP Design Example Panduan Pengguna. Jika IP atau versi perisian tidak disenaraikan, panduan pengguna untuk IP atau versi perisian sebelumnya terpakai.
Versi IP adalah sama dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, IP
teras mempunyai skim versi IP baharu.

Sejarah Semakan untuk HDMI Intel Arria 10 FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2022.12.27	22.4	19.7.1	Menambahkan parameter baharu untuk memilih semakan kad anak perempuan HDMI pada bahagian Keperluan Perkakasan dan Perisian ex reka bentukample untuk HDMI 2.0 (mod bukan FRL).
2022.07.29	22.2	19.7.0	• Pemberitahuan mengenai pengalihan keluar komponen Cygwin daripada versi Windows* Nios II EDS dan keperluan untuk memasang WSL untuk pengguna Windows*. • Versi kad anak perempuan dikemas kini daripada Semakan 4 hingga 9 jika berkenaan di seluruh dokumen.
2021.11.12	21.3	19.6.1	• Mengemas kini subseksyen Simpan kunci pengeluaran HDCP yang disulitkan dalam memori denyar luaran atau EEPROM (Sokongan Pengurusan Kunci HDCP = 1) untuk menerangkan utiliti perisian penyulitan kunci baharu (KEYENC). • Mengalih keluar angka berikut: — Tatasusunan data Kunci Faksimili R1 untuk Kunci Peribadi RX — Tatasusunan data Kunci Pengeluaran HDCP (Pemegang Tempat) — Tatasusunan data Kunci Perlindungan HDCP (Kunci pratakrif) — Kunci perlindungan HDCP dimulakan dalam hdcp2x_tx_kmem.mif — Kunci perlindungan HDCP dimulakan dalam hdcp1x_rx_kmem.mif — Kunci perlindungan HDCP dimulakan dalam hdcp1x_tx_kmem.mif • Memindahkan subseksyen Pemetaan Kunci HDCP daripada Kunci DCP Files daripada Garis Panduan Nyahpepijat untuk Menyimpan kunci pengeluaran HDCP biasa dalam FPGA (Sokongan Pengurusan Kunci HDCP = 0).
2021.09.15	21.1	19.6.0	Mengalih keluar rujukan kepada ncsim
2021.05.12	21.1	19.6.0	• Ditambah Apabila SOKONGAN FRL = 1 atau SOKONGAN HDCP KEY MANAGEMENT = 1 pada keterangan untuk Rajah 29 HDCP Melalui Reka Bentuk HDMI Bekasample Gambarajah Blok. • Menambah langkah dalam memori kunci HDCP files dalam Panduan Reka Bentuk. • Ditambah Apabila SOKONGAN FRL = 0 ke bahagian Sediakan ardware. • Menambahkan langkah untuk menghidupkan parameter Pengurusan Kunci HDCP Sokongan dalam Hasilkan Reka Bentuk. • Menambah subseksyen baharu Simpan kunci pengeluaran HDCP yang disulitkan dalam memori denyar luaran atau EEPROM (Sokongan Pengurusan Kunci HDCP = 1).
bersambung…

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
			• Menamakan semula Butang Tekan Jadual dan Penunjuk LED kepada Butang Tekan dan Penunjuk LED (SOKONGAN FRL = 0). • Butang Tekan Jadual Ditambah dan Penunjuk LED (SOKONGAN FRL = 1). • Menambah bab baharu Perlindungan Kunci Penyulitan yang Dibenamkan dalam Reka Bentuk FPGA. • Menambah bab baharu Garis Panduan Nyahpepijat dan subseksyen Isyarat Status HDCP, Mengubah Suai Parameter Perisian HDCP dan Soalan Lazim.
2021.04.01	21.1	19.6.0	• Komponen Rajah Dikemaskini Diperlukan untuk Reka Bentuk RX-Only atau TX-Only. • RTL Dihasilkan Jadual Dikemaskini Files. • Rajah Dikemaskini Komponen Atas HDMI RX. • Bahagian Dialih keluar Proses Latihan Pautan Atas HDMI RX. • Mengemas kini langkah dalam Menjalankan Reka Bentuk dalam Kadar FRL Berbeza. • Rajah Kemas Kini HDMI 2.1 Reka Bentuk Cthample Skim Jam. • Isyarat Skim Jam Jadual Dikemaskini. • Rajah Dikemaskini Gambarajah Blok HDMI RX-TX untuk menambah sambungan daripada Transceiver Arbiter ke atas TX.
2020.09.28	20.3	19.5.0	• Mengalih keluar nota bahawa reka bentuk HDMI 2.1 example dalam mod FRL hanya menyokong peranti gred kelajuan –1 dalam HDMI Intel FPGA IP Design ExampPanduan Mula Pantas untuk Peranti Intel Arria 10 dan Reka Bentuk HDMI 2.1 Cthampbahagian le (Sokongan FRL = 1). Reka bentuk menyokong semua gred kelajuan. • Mengalih keluar maklumat ls_clk daripada semua reka bentuk HDMI 2.1 cthampbahagian yang berkaitan. Domain ls_clk tidak lagi digunakan dalam reka bentuk example. • Mengemas kini gambar rajah blok untuk reka bentuk HDMI 2.1 example dalam mod FRL dalam Reka Bentuk HDMI 2.1 Example (Sokongan FRL = 1), Mencipta Komponen Reka Bentuk RX- Sahaja atau TX-Sahaja dan bahagian Skim Jam. • Mengemas kini direktori dan dijana files senarai dalam bahagian Struktur Direktori. • Mengalih keluar isyarat yang tidak berkaitan dan menambah atau menyunting perihalan reka bentuk HDMI 2.1 berikut cthampisyarat dalam bahagian Isyarat Antara Muka: — sys_init — txpll_frl_locked — tx_os — isyarat txphy_rcfg* — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Menambah parameter berikut dalam bahagian Parameter RTL Reka Bentuk: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — GUNAKAN FPLL — POLARITY_INVERSION
bersambung…

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
			• Mengemas kini gambar rajah blok untuk reka bentuk HDMI 2.0 example untuk perisian Intel Quartus Prime Pro Edition dalam HDMI 2.0 Design Example (Sokongan FRL = 0), Mencipta Komponen Reka Bentuk Reka Bentuk RX-Only atau TX-Only dan bahagian Skim Jam. • Mengemas kini jam dan menetapkan semula nama isyarat dalam bahagian Sisipan dan Penapisan InfoFrame Julat Dinamik dan Penguasaan (HDR). • Mengalih keluar isyarat yang tidak berkaitan, dan menambah atau mengedit perihalan reka bentuk HDMI 2.0 berikut exampisyarat dalam bahagian Isyarat Antara Muka: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — isyarat nios_tx_i2c* — isyarat hdmi_ti_i2c* — isyarat tx_i2c_avalon* — jam_jambatan_0_dalam_clk_clk — reset_bridge_0_reset_reset_n — isyarat i2c_master* — isyarat nios_tx_i2c* — measure_valid_pio_external_connectio n_export — isyarat oc_i2c_av_slave_translator_avalon_an ti_slave_0* — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_eksport — rx_pma_rcfg_mgmt* isyarat • Menambahkan nota bahawa meja ujian simulasi tidak disokong untuk reka bentuk dengan Sertakan I2C parameter mendayakan dan mengemas kini mesej simulasi dalam bahagian Simulation Testbench. • Mengemas kini bahagian Menaik Taraf Reka Bentuk Anda.
2020.04.13	20.1	19.4.0	• Menambah nota bahawa reka bentuk HDMI 2.1 example dalam mod FRL hanya menyokong peranti gred kelajuan –1 dalam HDMI Intel FPGA IP Design ExampPanduan Mula Pantas untuk Peranti Intel Arria 10 dan Penerangan Terperinci untuk Reka Bentuk HDMI 2.1 Cthampbahagian le (Sokongan FRL = 1). • Mengalihkan HDCP Ke Atas Reka Bentuk HDMI Cthample untuk bahagian Peranti Intel Arria 10 daripada Panduan Pengguna IP Intel FPGA HDMI. • Mengedit bahagian Simulasi Reka Bentuk untuk memasukkan s audioamppenjana, penjana data jalur sisi dan penjana data tambahan serta mengemas kini mesej simulasi yang berjaya. • Mengalih keluar nota yang menyatakan simulasi hanya tersedia untuknya Sokong FRL nota reka bentuk orang kurang upaya. Simulasi kini tersedia untuk Sokong FRL reka bentuk yang didayakan juga. • Mengemas kini perihalan ciri dalam Penerangan Terperinci untuk Reka Bentuk HDMI 2.1 Cthampbahagian le (Sokongan FRL Didayakan).
bersambung…

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
			• Mengedit gambarajah blok dalam HDMI 2.1 RX-TX Design Block Diagram, Komponen Reka Bentuk dan Mencipta bahagian RX-Only atau TX-Only Designs untuk reka bentuk HDMI 2.1 example. Menambah komponen baharu dan komponen yang dialih keluar yang tidak lagi berkenaan. • Mengedit arahan skrip main.c dalam bahagian Mencipta RX-Only atau TX-Only Designs. • Mengemas kini bahagian Struktur Direktori untuk menambah folder baharu dan files untuk kedua-dua HDMI 2.0 dan HDMI 2.1 reka bentuk cthamples. • Mengemas kini bahagian Keperluan Perkakasan dan Perisian untuk reka bentuk HDMI 2.1 cthample. • Mengemas kini gambarajah blok dan penerangan isyarat dalam bahagian Sisipan dan Penapisan InfoFrame Julat Dinamik dan Penguasaan (HDR) untuk reka bentuk HDMI 2.1 example. • Menambah bahagian baharu, Menjalankan Reka Bentuk dalam Kadar FRL Berbeza, untuk bekas reka bentuk HDMI 2.1amples. • Mengemas kini gambarajah blok dan penerangan isyarat dalam bahagian Skim Jam untuk reka bentuk HDMI 2.1 example. • Penerangan tambahan tentang suis DIP pengguna dalam bahagian Persediaan Perkakasan untuk reka bentuk HDMI 2.1 cthample. • Mengemas kini bahagian Had Reka Bentuk untuk reka bentuk HDMI 2.1 example. • Mengemas kini bahagian Menaik Taraf Reka Bentuk Anda. • Mengemas kini bahagian Simulasi Testbench untuk kedua-dua reka bentuk HDMI 2.0 dan HDMI 2.1 examples.
2020.01.16	19.4	19.3.0	• Mengemas kini HDMI Intel FPGA IP Design ExampPanduan Mula Pantas untuk bahagian Peranti Intel Arria 10 dengan maklumat tentang reka bentuk HDMI 2.1 yang baru ditambahample dengan mod FRL. • Menambahkan bab baharu, Penerangan Terperinci untuk Reka Bentuk HDMI 2.1 Cthample (Support FRL Enabled) yang mengandungi semua maklumat yang berkaitan tentang reka bentuk yang baru ditambah example. • Menamakan semula HDMI Intel FPGA IP Design Example Penerangan Terperinci kepada Penerangan Terperinci untuk Reka Bentuk HDMI 2.0 Cthample untuk kejelasan yang lebih baik.
2019.10.31	18.1	18.1	• Ditambah dijana files dalam folder tx_control_src: ti_i2c.c dan ti_i2c.h. • Menambah sokongan untuk semakan kad anak FMC 11 dalam bahagian Keperluan Perkakasan dan Perisian serta Menyusun dan Menguji Reka Bentuk. • Mengalih keluar bahagian Had Reka Bentuk. Had mengenai pelanggaran masa pada kekangan condong maksimum telah diselesaikan dalam versi 18.1 daripada HDMI Intel FPGA IP. • Menambah parameter RTL baharu, BITEC_DAUGHTER_CARD_REV, untuk membolehkan anda memilih semakan kad anak perempuan Bitec HDMI.
bersambung…

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
			• Mengemas kini perihalan untuk isyarat fmcb_dp_m2c_p dan fmcb_dp_c2m_p untuk memasukkan maklumat tentang semakan kad anak FMC 11, 6 dan 4. • Menambah isyarat baharu berikut untuk semakan kad anak perempuan Bitec 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a ddress — oc_i2c_master_ti_avalon_anti_slave_w ritus — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Menambah bahagian tentang Menaik taraf Reka Bentuk Anda.
2017.11.06	17.1	17.1	• Menamakan semula teras IP HDMI kepada IP FPGA Intel HDMI mengikut penjenamaan semula Intel. • Menukar istilah Qsys kepada Pereka Platform. • Menambahkan maklumat tentang Julat Dinamik dan ciri sisipan dan penapisan Menguasai InfoFrame (HDR). • Mengemas kini struktur direktori: — Menambahkan skrip dan folder perisian dan files. — Dikemas kini biasa dan hdr files. — Dialih keluar atx files. - Dibezakan files untuk Intel Quartus Prime Edisi Standard dan Intel Quartus Prime Edisi Pro. • Mengemas kini bahagian Menjana Reka Bentuk untuk menambah peranti yang digunakan sebagai 10AX115S2F4I1SG. • Mengedit kadar data transceiver untuk frekuensi jam 50-100 MHz TMDS kepada 2550-5000 Mbps. • Mengemas kini maklumat pautan RX-TX yang anda boleh lepaskan butang user_pb[2] untuk melumpuhkan penapisan luaran. • Mengemas kini gambar rajah aliran perisian Nios II yang melibatkan kawalan untuk sumber induk I2C dan HDMI. • Menambah maklumat tentang Reka Bentuk Cthample Parameter GUI. • Menambahkan parameter reka bentuk HDMI RX dan TX Top. • Menambah isyarat peringkat atas HDMI RX dan TX ini: — mgmt_clk - set semula — i2c_clk — hdmi_clk_in — Mengalih keluar isyarat peringkat atas HDMI RX dan TX ini: • versi • i2c_clk
bersambung…

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
			• Menambahkan nota bahawa tetapan analog transceiver diuji untuk Kit Pembangunan FPGA Intel Arria 10 dan kad Bitec HDMI 2.0 Daughter. Anda boleh mengubah suai tetapan analog untuk papan anda. • Menambahkan pautan untuk penyelesaian untuk mengelakkan kegelisahan PLL lata atau laluan jam tidak khusus untuk jam rujukan Intel Arria 10 PLL. • Menambahkan nota bahawa anda tidak boleh menggunakan pin RX transceiver sebagai refclk CDR untuk HDMI RX atau sebagai refclk TX PLL untuk HDMI TX. • Menambah nota tentang cara menambah kekangan set_max_skew untuk reka bentuk yang menggunakan ikatan TX PMA dan PCS.
2017.05.08	17.0	17.0	• Dijenamakan semula sebagai Intel. • Nombor bahagian ditukar. • Mengemas kini struktur direktori: - Menambah hdr files. — Menukar qsys_vip_passthrough.qsys kepada nios.qsys. - Ditambah files ditetapkan untuk Intel Quartus Prime Pro Edition. • Maklumat dikemas kini bahawa blok Pautan RX-TX juga melakukan penapisan luaran pada Rangka Maklumat Julat Dinamik Tinggi (HDR) daripada data tambahan HDMI RX dan memasukkan bekasample HDR Infoframe kepada data tambahan HDMI TX melalui pemultipleks Avalon ST. • Menambah nota untuk perihalan PHY Transceiver Native yang untuk memenuhi keperluan condong antara saluran HDMI TX, anda perlu menetapkan pilihan mod ikatan saluran TX dalam editor parameter Arria 10 Transceiver Native PHY kepada Ikatan PMA dan PCS. • Penerangan dikemas kini untuk os dan isyarat ukuran. • Mengubah suai keterlaluanampfaktor ling untuk kadar data transceiver yang berbeza pada setiap julat frekuensi jam TMDS untuk menyokong skema jam langsung TX FPLL. • Menukar TX IOPLL kepada TX FPLL cascade clocking scheme to TX FPLL direct scheme. • Menambah isyarat konfigurasi semula TX PMA. • Mengedit USER_LED[7] oversampstatus ling. 1 menunjukkan keterlaluanampdipimpin (kadar data < 1,000 Mbps dalam peranti Arria 10). • Kemas Kini Reka Bentuk HDMI ExampJadual Simulator yang Disokong. VHDL tidak disokong untuk NCSim. • Menambahkan pautan ke versi arkib Arria 10 HDMI IP Core Design Example Panduan Pengguna.
2016.10.31	16.1	16.1	Keluaran awal.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

Versi Dalam Talian
Hantar Maklum Balas
ID: 683156
Versi: 2022.12.27

Dokumen / Sumber

intel HDMI Arria 10 Reka Bentuk IP FPGA Example [pdf] Panduan Pengguna HDMI Arria 10 Reka Bentuk IP FPGA Cthample, HDMI Arria, 10 Reka Bentuk IP FPGA Cthample, Reka Bentuk Example

Rujukan

• Manual Pengguna