Panduan Pengguna IP GPIO Intel® FPGA

---

Peranti Intel® Arria® 10 dan Intel® Cyclone® 10 GX

Dikemas kini untuk Suite Reka Bentuk Perdana Intel® Quartus®: 21.2
Versi IP: 20.0.0

Versi Dalam Talian                                                               ID: 683136
Hantar Maklum Balas             ug-altera_gpio            Versi: 2021.07.15

---

Teras IP GPIO Intel® FPGA menyokong ciri dan komponen I/O (GPIO) tujuan umum. Anda boleh menggunakan GPIO dalam aplikasi umum yang tidak khusus untuk transceiver, antara muka memori atau LVDS.

Teras IP GPIO tersedia untuk peranti Intel Arria® 10 dan Intel Cyclone® 10 GX sahaja. Jika anda memindahkan reka bentuk daripada peranti Stratix® V, Arria V atau Cyclone V, anda mesti memindahkan teras IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR atau ALTIOBUF.

Maklumat Berkaitan

• Aliran Migrasi IP untuk Peranti Arria V, Cyclone V dan Stratix V pada halaman 22
• Panduan Pelaksanaan I/O Intel Stratix 10
  Menyediakan panduan pengguna teras GPIOIP untuk peranti Intel Stratix 10.
• Pengenalan kepada Teras IP FPGA Intel
  Menyediakan maklumat umum tentang semua teras IP FPGA Intel, termasuk parameter, menjana, menaik taraf dan mensimulasikan teras IP.
• Mencipta Skrip Simulasi IP dan Qsys Bebas Versi
  Buat skrip simulasi yang tidak memerlukan kemas kini manual untuk perisian atau peningkatan versi IP.
• Amalan Terbaik Pengurusan Projek
  Garis panduan untuk pengurusan cekap dan mudah alih projek dan IP anda files.
• Arkib Panduan Pengguna IP FPGA Intel GPIO di halaman 24
  Menyediakan senarai panduan pengguna untuk versi teras IP GPIO sebelumnya.
• I/O Kadar Data Berganda (ALTDDIO_IN, ALTDDIO_OUT dan ALTDDIO_BIDIR) Panduan Pengguna Teras IP
• Panduan Pengguna Teras IP I/O Buffer (ALTIOBUF).

Maklumat Keluaran untuk IP GPIO Intel FPGA

Versi Intel FPGA IP sepadan dengan versi perisian Intel Quartus® Prime Design Suite sehingga v19.1. Bermula dalam perisian Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP mempunyai skema versi baharu.

---

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

ISO 9001:2015 Berdaftar

Nombor Intel FPGA IP version (XYZ) boleh berubah dengan setiap versi perisian Intel Quartus Prime. Perubahan dalam:

• X menunjukkan semakan utama IP. Jika anda mengemas kini perisian Intel Quartus Prime, anda mesti menjana semula IP.
• Y menunjukkan IP termasuk ciri baharu. Jana semula IP anda untuk memasukkan ciri baharu ini.
• Z menunjukkan IP termasuk perubahan kecil. Jana semula IP anda untuk memasukkan perubahan ini.

Jadual 1. Maklumat Keluaran Semasa GPIO Intel FPGA IP Core

item	Penerangan
Versi IP	20.0.0
Versi Intel Quartus Prime	21.2
Tarikh Tayangan	2021.06.23

Ciri IP FPGA Intel GPIO

Teras IP GPIO termasuk ciri untuk menyokong blok I/O peranti. Anda boleh menggunakan editor parameter Intel Quartus Prime untuk mengkonfigurasi teras IP GPIO.

Teras IP GPIO menyediakan komponen ini:

• Input/output kadar data berganda (DDIO)—komponen digital yang menggandakan atau mengurangkan separuh kadar data saluran komunikasi.
• Rantai kelewatan—konfigurasikan rantai kelewatan untuk melakukan kelewatan khusus dan membantu dalam penutupan pemasaan I/O.
• Penampan I/O—sambungkan pad ke FPGA.

Laluan Data IP FPGA Intel GPIO

Rajah 1. Aras Tinggi View daripada GPIO Berakhir Tunggal

Jadual 2. Mod Laluan Data Teras IP GPIO

Laluan Data	Mod Daftar
	pintasan	Daftar Mudah	DDR I/O
			Kadar Penuh	Kadar Separuh
Input	Data pergi dari elemen kelewatan ke teras, memintas semua I/O kadar data berganda (DDIO).	DDIO kadar penuh beroperasi sebagai daftar mudah, memintas DDIO kadar separuh. Fitter memilih sama ada untuk membungkus daftar dalam I/O atau melaksanakan daftar dalam teras, bergantung pada kawasan dan pertukaran masa.	DDIO kadar penuh beroperasi sebagai DDIO biasa, memintas DDIO kadar separuh.	DDIO kadar penuh beroperasi sebagai DDIO biasa. DDIO kadar separuh menukar data kadar penuh kepada data kadar separuh.
Keluaran	Data pergi dari teras terus ke elemen kelewatan, memintas semua DDIO.	DDIO kadar penuh beroperasi sebagai daftar mudah, memintas DDIO kadar separuh. Fitter memilih sama ada untuk membungkus daftar dalam I/O atau melaksanakan daftar dalam teras, bergantung pada kawasan dan pertukaran masa.	DDIO kadar penuh beroperasi sebagai DDIO biasa, memintas DDIO kadar separuh.	DDIO kadar penuh beroperasi sebagai DDIO biasa. DDIO kadar separuh menukar data kadar penuh kepada data kadar separuh.
Dua arah	Penampan output memacu kedua-dua pin output dan penimbal input.	DDIO kadar penuh beroperasi sebagai daftar mudah. Penampan output memacu kedua-dua pin output dan penimbal input.	DDIO kadar penuh beroperasi sebagai DDIO biasa. Penampan output memacu kedua-dua pin output dan penimbal input. Penampan input memacu satu set tiga flip-flop.	DDIO kadar penuh beroperasi sebagai DDIO biasa. DDIO kadar separuh menukar data kadar penuh kepada kadar separuh. Penampan output memacu kedua-dua pin output dan penimbal input. Penampan input memacu satu set tiga flip-flop.

Jika anda menggunakan isyarat jelas dan pratetap tak segerak, semua DDIO berkongsi isyarat yang sama ini.

DDIO kadar separuh dan kadar penuh bersambung ke jam berasingan. Apabila anda menggunakan DDIO kadar separuh dan kadar penuh, jam kadar penuh mesti berjalan pada dua kali kekerapan separuh kadar. Anda boleh menggunakan perhubungan fasa yang berbeza untuk memenuhi keperluan masa.

Maklumat Berkaitan
Input dan Output Bus Bit Tinggi dan Rendah pada halaman 12

Laluan Input

Pad menghantar data ke penimbal input, dan penimbal input menyuap elemen kelewatan. Selepas data pergi ke output elemen kelewatan, pemultipleks pintasan boleh atur cara memilih ciri dan laluan untuk digunakan. Setiap laluan input mengandungi dua stages DDIO, iaitu kadar penuh dan separuh kadar.

Rajah 2. Dipermudahkan View daripada Laluan Input GPIO Berakhir Tunggal

1. Pad menerima data.
2. DDIO IN (1) menangkap data pada tepi naik dan turun ck_fr dan menghantar data, isyarat (A) dan (B) dalam rajah bentuk gelombang berikut, pada kadar data tunggal.
3. DDIO IN (2) dan DDIO IN (3) mengurangkan separuh kadar data.
4. dout[3:0] membentangkan data sebagai bas separuh kadar.

Rajah 3. Bentuk Gelombang Laluan Input dalam Mod DDIO dengan Penukaran Kadar Separuh

Dalam angka ini, data pergi daripada jam kadar penuh pada kadar data berganda kepada jam separuh kadar pada kadar data tunggal. Kadar data dibahagikan dengan empat dan saiz bas ditambah dengan nisbah yang sama. Daya pengeluaran keseluruhan melalui teras IP GPIO kekal tidak berubah.

Hubungan masa sebenar antara isyarat berbeza mungkin berbeza-beza bergantung pada reka bentuk, kelewatan dan fasa tertentu yang anda pilih untuk jam kadar penuh dan separuh kadar.

Nota: Teras IP GPIO tidak menyokong penentukuran dinamik pin dua arah. Untuk aplikasi yang memerlukan penentukuran dinamik pin dua arah, rujuk maklumat yang berkaitan.

Maklumat Berkaitan

• PHY Lite untuk Antara Muka Selari Panduan Pengguna Teras IP Intel FPGA: Peranti Intel Stratix 10, Intel Arria 10 dan Intel Cyclone 10 GX
  Menyediakan lebih banyak maklumat untuk aplikasi yang memerlukan OCT dinamik untuk pin dua arah.
• Output dan Output Membolehkan Laluan pada halaman 7

Output dan Output Membolehkan Laluan

Elemen kelewatan output menghantar data ke pad melalui penimbal output.

Setiap laluan keluaran mengandungi dua stages DDIO, iaitu kadar separuh dan kadar penuh.

Rajah 4. Dipermudahkan View daripada Laluan Output GPIO Berakhir Tunggal

Rajah 5. Bentuk Gelombang Laluan Output dalam Mod DDIO dengan Penukaran Kadar Separuh

Rajah 6. Dipermudahkan View daripada Output Enable Path

Perbezaan antara laluan output dan laluan membolehkan output (OE) ialah laluan OE tidak mengandungi DDIO kadar penuh. Untuk menyokong pelaksanaan daftar padat dalam laluan OE, daftar mudah beroperasi sebagai DDIO kadar penuh. Atas sebab yang sama, hanya satu DDIO separuh kadar hadir.

Laluan OE beroperasi dalam tiga mod asas berikut:

• Pintasan—teras menghantar data terus ke elemen kelewatan, memintas semua DDIO.
• Daftar Berbungkus—memintas DDIO separuh kadar.
• Output SDR pada DDIO separuh kadar—kadar separuh menukar data daripada kadar penuh kepada kadar separuh.

Nota: Teras IP GPIO tidak menyokong penentukuran dinamik pin dua arah. Untuk aplikasi yang memerlukan penentukuran dinamik pin dua arah, rujuk maklumat yang berkaitan.

Maklumat Berkaitan

• PHY Lite untuk Antara Muka Selari Panduan Pengguna Teras IP Intel FPGA: Peranti Intel Stratix 10, Intel Arria 10 dan Intel Cyclone 10 GX
  Menyediakan lebih banyak maklumat untuk aplikasi yang memerlukan OCT dinamik untuk pin dua arah.
• Laluan Input pada halaman 5

Isyarat Antara Muka IP GPIO Intel FPGA

Bergantung pada tetapan parameter yang anda tentukan, isyarat antara muka yang berbeza tersedia untuk teras IP GPIO.

Rajah 7. Antara Muka Teras IP GPIO

Rajah 8. Isyarat Antara Muka GPIO

Jadual 3. Isyarat Antara Muka Pad

Antara muka pad ialah sambungan fizikal dari teras IP GPIO ke pad. Antara muka ini boleh menjadi antara muka input, output atau dwiarah, bergantung pada konfigurasi teras IP. Dalam jadual ini, SIZE ialah lebar data yang dinyatakan dalam editor parameter teras IP.

Nama Isyarat	Arah	Penerangan
pad_in[SIZE-1:0]	Input	Isyarat input daripada pad.
pad_in_b[SIZE-1:0]	Input	Nod negatif isyarat input pembezaan daripada pad. Port ini tersedia jika anda menghidupkan Gunakan penimbal pembezaan pilihan.
pad_out[SAIZ-1:0]	Keluaran	Isyarat keluaran ke pad.
pad_out_b[SIZE-1:0]	Keluaran	Nod negatif isyarat keluaran pembezaan ke pad. Port ini tersedia jika anda menghidupkan Gunakan penimbal pembezaan pilihan.
pad_io[SIZE-1:0]	Dua arah	Sambungan isyarat dua arah dengan pad.
pad_io_b[SIZE-1:0]	Dua arah	Nod negatif sambungan isyarat dwiarah pembezaan dengan pad. Port ini tersedia jika anda menghidupkan Gunakan penimbal pembezaan pilihan.

Jadual 4. Isyarat Antara Muka Data

Antara muka data ialah antara muka input atau output daripada teras IP GPIO ke teras FPGA. Dalam jadual ini, SIZE ialah lebar data yang dinyatakan dalam editor parameter teras IP.

Nama Isyarat	Arah	Penerangan
din[DATA_SIZE-1:0]	Input	Input data daripada teras FPGA dalam mod keluaran atau dua arah. DATA_SIZE bergantung pada mod daftar: Pintasan atau daftar ringkas—DATA_SIZE = SIZE DDIO tanpa logik separuh kadar—DATA_SIZE = 2 × SIZE DDIO dengan logik separuh kadar—DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	Keluaran	Output data ke teras FPGA dalam mod input atau dwiarah, DATA_SIZE bergantung pada mod daftar: Pintasan atau daftar ringkas—DATA_SIZE = SIZE DDIO tanpa logik separuh kadar—DATA_SIZE = 2 × SIZE DDIO dengan logik separuh kadar—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Input	Input OE daripada teras FPGA dalam mod keluaran dengan Dayakan output dayakan port dihidupkan, atau mod dwiarah. OE aktif tinggi. Apabila menghantar data, tetapkan isyarat ini kepada 1. Apabila menerima data, tetapkan isyarat ini kepada 0. OE_SIZE bergantung pada mod daftar: Pintasan atau daftar ringkas—DATA_SIZE = SIZE DDIO tanpa logik separuh kadar—DATA_SIZE = SIZE DDIO dengan logik separuh kadar—DATA_SIZE = 2 × SIZE

Jadual 5. Isyarat Antara Muka Jam

Antara muka jam ialah antara muka jam input. Ia terdiri daripada isyarat yang berbeza, bergantung pada konfigurasi. Teras IP GPIO boleh mempunyai input sifar, satu, dua atau empat jam. Port jam kelihatan berbeza dalam konfigurasi berbeza untuk mencerminkan fungsi sebenar yang dilakukan oleh isyarat jam.

Nama Isyarat	Arah	Penerangan
ck	Input	Dalam laluan input dan output, jam ini menyuap daftar yang dibungkus atau DDIO jika anda mematikan Logik Kadar Separuh parameter. Dalam mod dwiarah, jam ini ialah jam unik untuk laluan input dan output jika anda mematikannya Jam input/output berasingan parameter.
ck_fr	Input	Dalam laluan input dan output, jam ini memberi DDIO kadar penuh dan separuh kadar jika anda menghidupkan Logik Kadar Separuh parameter. Dalam mod dwiarah, laluan input dan output menggunakan jam ini jika anda mematikan Jam input/output berasingan parameter.
ck_hr
ck_in	Input	Dalam mod dwiarah, jam ini menyuap daftar padat atau DDIO dalam laluan input dan output jika anda menentukan kedua-dua tetapan ini: Matikan Logik Kadar Separuh parameter. Hidupkan Jam input/output berasingan parameter.
ck_out
ck_fr_in	Input	Dalam mod dwiarah, jam ini menyuap DDIOS kadar penuh dan separuh dalam laluan input dan output jika anda menentukan kedua-dua tetapan ini Hidupkan Logik Kadar Separuh parameter. Hidupkan Jam input/output berasingan parameter. Untuk exampOleh itu, ck_fr_out menyuap DDIO kadar penuh dalam laluan output.
ck_fr_out
ck_hr_in
ck_hr_out
jambatan	Input	Jam membolehkan.

Jadual 6. Isyarat Antara Muka Penamatan

Antara muka penamatan menghubungkan teras IP GPIO ke penimbal I/O.

Nama Isyarat	Arah	Penerangan
kawalan penamatan siri	Input	Input daripada blok kawalan penamatan (OCT) kepada penimbal. Ia menetapkan nilai impedans siri penimbal.
kawalan selari	Input	Input daripada blok kawalan penamatan (OCT) kepada penimbal. Ia menetapkan nilai impedans selari penimbal.

Jadual 7. Tetapkan Semula Isyarat Antara Muka

Antara muka tetapan semula menyambungkan teras IP GPIO ke DDIO.

Nama Isyarat	Arah	Penerangan
sclr	Input	Input jelas segerak. Tidak tersedia jika anda mendayakan sset.
aclr	Input	Input jelas tak segerak. Aktif tinggi. Tidak tersedia jika anda mendayakan aset.
aset	Input	Input set tak segerak. Aktif tinggi. Tidak tersedia jika anda mendayakan aclr.
set	Input	Input set segerak. Tidak tersedia jika anda mendayakan sclr.

Maklumat Berkaitan
Input dan Output Bus Bit Tinggi dan Rendah pada halaman 12

Isyarat Dikongsi

• Laluan input, output dan OE berkongsi isyarat jelas dan pratetap yang sama.
• Output dan laluan OE berkongsi isyarat jam yang sama.

Pesanan Bit Data untuk Antara Muka Data

Rajah 9. Konvensyen Pesanan Bit Data

Angka ini menunjukkan konvensyen tertib bit untuk isyarat data din, dout dan oe.

• Jika nilai saiz bas data ialah SIZE, LSB berada di kedudukan paling kanan.
• Jika nilai saiz bas data ialah 2 × SIZE, bas itu diperbuat daripada dua perkataan SIZE .
• Jika saiz bas data bernilai 4 × SIZE, bas itu diperbuat daripada empat perkataan SIZE.
• LSB berada di kedudukan paling kanan bagi setiap perkataan.
• Perkataan paling kanan menentukan perkataan pertama yang keluar untuk bas output dan perkataan pertama yang masuk untuk bas input.

Maklumat Berkaitan
Laluan Input pada halaman 5

Input dan Output Bas Bit Tinggi dan Rendah

Bit tinggi dan rendah dalam isyarat input atau output disertakan dalam bas input dan output din dan dout.

Bas Input

Untuk bas din, jika datain_h dan datain_l ialah bit tinggi dan rendah, dengan setiap lebar ialah datain_width:

• datain_h = din[(2 × datain_width – 1):datain_width]
• datain_l = din[(datain_width – 1):0]

Untuk example, untuk din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Bas Keluaran

Untuk bas dout, jika dataout_h dan dataout_l ialah bit tinggi dan rendah, dengan setiap lebar ialah dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Untuk example, untuk dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Isyarat Antara Muka Data dan Jam Sepadan

Jadual 8. Isyarat Antara Muka Data dan Jam Sepadan

Nama Isyarat	Konfigurasi Parameter			jam
	Mod Daftar	Kadar Separuh	Jam Berasingan
din	Daftar Mudah DDIO	Mati	Mati	ck
	DDIO	On	Mati	ck_hr
	Daftar Mudah DDIO	Mati	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Daftar Mudah DDIO	Mati	Mati	ck
	DDIO	On	Mati	ck_hr
	Daftar Mudah DDIO	Mati	On	ck_out
	DDIO	On	On	ck_hr_out
sclr set Semua isyarat pad	Daftar Mudah DDIO	Mati	Mati	ck
	DDIO	On	Mati	ck_fr
	Daftar Mudah DDIO	Mati	On	Laluan input: ck_in Laluan keluaran: ck_out
	DDIO	On	On	Laluan input: ck_fr_in Laluan keluaran: ck_fr_out

Mengesahkan Penggunaan Sumber dan Prestasi Reka Bentuk

Anda boleh merujuk kepada laporan kompilasi Intel Quartus Prime untuk mendapatkan butiran tentang penggunaan sumber dan prestasi reka bentuk anda.

1. Pada menu, klik Pemprosesan ➤ Mulakan Penyusunan untuk menjalankan kompilasi penuh.
2. Selepas menyusun reka bentuk, klik Pemprosesan ➤ Laporan Penyusunan.
3. Menggunakan Jadual Kandungan, navigasi ke Fitter ➤ Bahagian Sumber.
   a. Kepada view maklumat penggunaan sumber, pilih Ringkasan Penggunaan Sumber.
   b. Ke view maklumat penggunaan sumber, pilih Penggunaan Sumber oleh Entiti.

Tetapan Parameter IP FPGA Intel GPIO

Anda boleh menetapkan tetapan parameter untuk teras IP GPIO dalam perisian Intel Quartus Prime. Terdapat tiga kumpulan pilihan: Umum, Penampan, dan Mendaftar.

Jadual 9. Parameter Teras IP GPIO – Umum

Parameter	keadaan	Nilai yang Dibenarkan	Penerangan
Arah Data	—	Input Keluaran  Bidir	Menentukan arah data untuk GPIO.
Lebar data	—	1 hingga 128	Menentukan lebar data.
Gunakan nama port peringkat atas warisan	—	On Mati	Gunakan nama port yang sama seperti dalam peranti Stratix V, Arria V dan Cyclone V. Untuk example, dout menjadi dataout_h dan dataout_l, dan din menjadi datain_h dan datain_l. Nota: Gelagat port ini berbeza daripada peranti Stratix V, Arria V dan Cyclone V. Untuk garis panduan migrasi, rujuk maklumat berkaitan.

Jadual 10. Parameter Teras IP GPIO – Penampan

Parameter	keadaan	Nilai yang Dibenarkan	Penerangan
Gunakan penimbal pembezaan	—	On  Mati	Jika dihidupkan, dayakan penimbal I/O pembezaan.
Gunakan penimbal perbezaan pseudo	Arah Data = Output Gunakan penimbal pembezaan = Hidup	On  Mati	Jika dihidupkan dalam mod output, dayakan penimbal keluaran pseudo pembezaan. Pilihan ini dihidupkan secara automatik untuk mod dua arah jika anda menghidupkan Gunakan penimbal pembezaan.
Gunakan litar penahan bas	Arah Data = Input atau Bidir Gunakan penimbal pembezaan = Mati	On  Mati	Jika dihidupkan, litar penahan bas boleh menahan isyarat dengan lemah pada pin I/O pada keadaan pacuan terakhirnya di mana keadaan penimbal keluaran ialah 1 atau 0 tetapi bukan galangan tinggi.
Gunakan keluaran longkang terbuka	Arah Data = Output atau Bidir Gunakan penimbal pembezaan = Mati	On  Mati	Jika dihidupkan, output saliran terbuka membolehkan peranti menyediakan isyarat kawalan peringkat sistem seperti isyarat daya sampuk dan tulis yang boleh ditegaskan oleh berbilang peranti dalam sistem anda.
Dayakan output dayakan port	Arah Data = Output	On  Mati	Jika dihidupkan, membolehkan input pengguna ke port OE. Pilihan ini dihidupkan secara automatik untuk mod dua arah.
Dayakan port penamatan / selari	—	On  Mati	Jika dihidupkan, dayakan port kawalan siri dan kawalan selari bagi penimbal output.

Jadual 11. Parameter Teras IP GPIO – Daftar

Parameter	keadaan	Nilai yang Dibenarkan	Penerangan
Mod daftar	—	tiada  Daftar mudah  DDIO	Menentukan mod daftar untuk teras IP GPIO: tiada—menentukan sambungan wayar mudah dari/ke penimbal. Daftar mudah—menentukan bahawa DDIO digunakan sebagai daftar ringkas dalam mod kadar data tunggal (SDR). Fitter boleh membungkus daftar ini dalam I/O. DDIO— menentukan bahawa teras IP menggunakan DDIO.
Dayakan port jelas / pratetap segerak	Mod daftar = DDIO	tiada  Jelas  Pratetap	Menentukan cara melaksanakan port tetapan semula segerak. tiada—Lumpuhkan port tetapan semula segerak. Jelas—Mendayakan port SCLR untuk pembersihan segerak. Pratetap—Mendayakan port SSET untuk pratetap segerak.
Dayakan port jelas / pratetap tak segerak	Mod daftar = DDIO	tiada  Jelas  Pratetap	Menentukan cara melaksanakan port tetapan semula tak segerak. tiada—Lumpuhkan port tetapan semula tak segerak. Jelas—Mendayakan port ACLR untuk pembersihan tak segerak. Pratetap—Mendayakan port ASET untuk pratetap tak segerak. Isyarat ACLR dan ASET aktif tinggi.
Dayakan jam dayakan port	Mod daftar = DDIO	On  Mati	On—mendedahkan port pemboleh jam (CKE) untuk membolehkan anda mengawal apabila data dimasukkan atau keluar. Isyarat ini menghalang data daripada dihantar tanpa kawalan anda. Mati—port membolehkan jam tidak terdedah dan data sentiasa melalui daftar secara automatik.
Logik Kadar Separuh	Mod daftar = DDIO	On  Mati	Jika dihidupkan, dayakan DDIO kadar separuh.
Jam input / output berasingan	Arah Data = Bidir  Mod daftar = Daftar mudah atau DDIO	On  Mati	Jika dihidupkan, dayakan jam berasingan (CK_IN dan CK_OUT) untuk laluan input dan output dalam mod dwiarah.

Maklumat Berkaitan

• Input dan Output Bus Bit Tinggi dan Rendah pada halaman 12
• Garis Panduan: Tukar Port datain_h dan datain_l dalam IP Berhijrah pada halaman 23

Daftar Pembungkusan

Teras IP GPIO membolehkan anda membungkus daftar ke pinggir untuk menyimpan kawasan dan penggunaan sumber.

Anda boleh mengkonfigurasi DDIO kadar penuh pada laluan input dan output sebagai flip flop. Untuk berbuat demikian, tambahkan tugasan .qsf yang disenaraikan dalam jadual ini.

Jadual 12. Daftar Pembungkusan Tugasan QSF

Laluan	Tugasan QSF
Pembungkusan daftar input	Set Tugasan QSF_instance_assignment -nama FAST_INPUT_REGISTER ON -to
Pembungkusan daftar keluaran	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
Output membolehkan pembungkusan daftar	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to

Nota: Tugasan ini tidak menjamin pembungkusan daftar. Walau bagaimanapun, tugasan ini membolehkan Fitter mencari penempatan yang sah. Jika tidak, Fitter menyimpan flip flop dalam teras.

GPIO Intel FPGA IP Timing

Prestasi teras IP GPIO bergantung pada kekangan I/O dan fasa jam. Untuk mengesahkan pemasaan bagi konfigurasi GPIO anda, Intel mengesyorkan agar anda menggunakan Penganalisis Masa.

Maklumat Berkaitan
Penganalisis Masa Perdana Intel Quartus

Komponen Masa

Komponen pemasaan teras IP GPIO terdiri daripada tiga laluan.

• Laluan antara muka I/O—dari FPGA ke peranti penerima luaran dan daripada peranti pemancar luaran ke FPGA.
• Laluan antara muka teras data dan jam—daripada I/O ke teras dan dari teras ke I/O.
• Pindahkan laluan—daripada DDIO kadar separuh kepada kadar penuh, dan daripada DDIO kadar penuh kepada kadar separuh.

Nota: Penganalisis Masa menganggap laluan di dalam blok DDIO_IN dan DDIO_OUT sebagai kotak hitam.

Rajah 10. Komponen Pemasa Laluan Masukan

Rajah 11. Komponen Pemasa Laluan Keluaran

Rajah 12. Output Dayakan Komponen Pemasa Laluan

Elemen Kelewatan

Perisian Intel Quartus Prime tidak secara automatik menetapkan elemen kelewatan untuk memaksimumkan kelonggaran dalam analisis pemasaan I/O. Untuk menutup masa atau memaksimumkan kelonggaran, tetapkan elemen kelewatan secara manual dalam tetapan Intel Quartus Prime file (.qsf).

Jadual 13. Elemen Kelewatan .qsf Tugasan

Tentukan tugasan ini dalam .qsf untuk mengakses elemen kelewatan.

Elemen Kelewatan	.qsf Tugasan
Elemen Kelewatan Input	set_instance_assignment kepada -nama INPUT_DELAY_CHAIN ​​<0..63>
Elemen Kelewatan Output	set_instance_assignment kepada -nama OUTPUT_DELAY_CHAIN ​​<0..15>
Output Dayakan Elemen Kelewatan	set_instance_assignment kepada -nama OE_DELAY_CHAIN ​​<0..15>

Analisis Masa

Perisian Intel Quartus Prime tidak menjana kekangan masa SDC secara automatik untuk teras IP GPIO. Anda mesti memasukkan kekangan masa secara manual.

Ikut garis panduan masa dan examples untuk memastikan bahawa Penganalisis Masa menganalisis pemasaan I/O dengan betul.

• Untuk melaksanakan analisis pemasaan yang betul bagi laluan antara muka I/O, nyatakan kekangan tahap sistem bagi pin data terhadap pin jam sistem dalam .sdc file.
• Untuk melaksanakan analisis pemasaan yang betul bagi laluan antara muka teras, tentukan tetapan jam ini dalam .sdc file:
  — Jam ke daftar teras
  — Jam ke daftar I/O untuk daftar mudah dan mod DDIO

Maklumat Berkaitan
AN 433: Mengekang dan Menganalisis Antara Muka Segerak Sumber
Menghuraikan teknik untuk mengekang dan menganalisis antara muka segerak sumber.

Daftar Input Kadar Data Tunggal

Rajah 13. Daftar Input Kadar Data Tunggal

Jadual 14. Daftar Input Kadar Data Tunggal .sdc Command Cthamples

Perintah	Perintah Cthample	Penerangan
create_clock	create_clock -nama sdr_in_clk -tempoh “100 MHz” sdr_in_clk	Mencipta tetapan jam untuk jam input.
set_input_delay	set_input_delay -jam sdr_in_clk 0.15 sdr_in_data	Mengarahkan Penganalisis Masa untuk menganalisis pemasaan input I/O dengan kelewatan input 0.15 ns.

Daftar Input DDIO Kadar Penuh atau Separuh

Bahagian input daftar input DDIO kadar penuh dan separuh kadar adalah sama. Anda boleh mengekang sistem dengan betul dengan menggunakan jam maya untuk memodelkan pemancar luar cip kepada FPGA.

Rajah 14. Daftar Input DDIO Kadar Penuh atau Separuh

Jadual 15. Daftar Input DDIO Kadar Penuh atau Separuh Kadar .sdc Perintah Examples

Perintah	Perintah Cthample	Penerangan
create_clock	create_clock -nama virtual_clock -tempoh "200 MHz" create_clock -nama ddio_in_clk -tempoh “200 MHz” ddio_in_clk	Buat tetapan jam untuk jam maya dan jam DDIO.
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock_maya_clock 0.25 ddio_in_data	Arahkan Penganalisis Masa untuk menganalisis tepi jam positif dan tepi jam negatif pemindahan. Perhatikan -add_delay dalam perintah set_input_delay kedua.
set_false_path	set_false_path -fall_from jam_maya -naik_ke ddio_in_clk set_false_path -rise_from jam_maya -jatuh_ke ddio_dalam_clk	Arahkan Penganalisis Masa untuk mengabaikan tepi jam positif ke daftar tercetus tepi negatif, dan tepi jam negatif ke daftar tercetus tepi positif. Nota: Kekerapan ck_hr mestilah separuh daripada kekerapan ck_fr. Jika PLL I/O memacu jam, anda boleh mempertimbangkan untuk menggunakan perintah derive_pll_clocks .sdc.

Daftar Keluaran Kadar Data Tunggal

Rajah 15. Daftar Keluaran Kadar Data Tunggal

Jadual 16. Daftar Keluaran Kadar Data Tunggal .sdc Command Cthamples

Perintah	Perintah Cthample	Penerangan
create_clock dan create_generated_clock	create_clock -name sdr_out_clk -tempoh “100 MHz” sdr_out_clk create_generated_clock -source sdr_out_clk -nama sdr_out_outclk sdr_out_outclk	Hasilkan jam sumber dan jam output untuk dihantar.
set_output_delay	set_output_delay -jam sdr_out_clk 0.45 sdr_out_data	Mengarahkan Penganalisis Masa untuk menganalisis data output untuk dihantar terhadap jam output untuk dihantar.

Daftar Keluaran DDIO Kadar Penuh atau Separuh

Bahagian keluaran daftar keluaran DDIO kadar penuh dan separuh kadar adalah sama.

Jadual 17. Daftar Output DDIO .sdc Command Cthamples

Perintah	Perintah Cthample	Penerangan
create_clock dan create_generated_clock	create_clock -name ddio_out_fr_clk -tempoh “200 MHz” ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -nama ddio_out_fr_outclk ddio_out_fr_outclk	Hasilkan jam ke DDIO dan jam untuk dihantar.
set_output_delay	set_output_delay -jam ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -jam_jatuh -jam ddio_out_fr_outclk 0.55 ddio_out_fr_data	Arahkan Penganalisis Masa untuk menganalisis data positif dan negatif terhadap jam keluaran.
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Arahkan Penganalisis Masa untuk mengabaikan tepi terbit jam sumber terhadap tepi jatuh jam keluaran, dan tepi jatuh jam sumber terhadap tepi jam keluaran naik.

Garis Panduan Penutupan Masa

Untuk daftar input GPIO, pemindahan I/O input mungkin akan gagal dalam masa penahanan jika anda tidak menetapkan rantaian tunda input. Kegagalan ini disebabkan oleh kelewatan jam yang lebih besar daripada kelewatan data.

Untuk memenuhi masa penahanan, tambahkan kelewatan pada laluan data input menggunakan rantaian lengah input. Secara umum, rantaian tunda input adalah sekitar 60 ps setiap langkah pada gred 1 kelajuan. Untuk mendapatkan anggaran tetapan rantai tunda input untuk melepasi masa, bahagikan kendur penahanan negatif sebanyak 60 ps.

Walau bagaimanapun, jika PLL I/O memacu jam daftar input GPIO (daftar ringkas atau mod DDIO), anda boleh menetapkan mod pampasan kepada mod segerak sumber. Pengisi akan cuba mengkonfigurasi PLL I/O untuk persediaan yang lebih baik dan menahan kendur untuk analisis pemasaan I/O input.

Untuk daftar daya output dan output GPIO, anda boleh menambah kelewatan pada data output dan jam menggunakan rantaian kelewatan output dan output.

• Jika anda melihat pelanggaran masa persediaan, anda boleh meningkatkan tetapan rantaian kelewatan jam output.
• Jika anda melihat pelanggaran masa penahanan, anda boleh meningkatkan tetapan rantaian kelewatan data output.

GPIO Intel FPGA IP Design Examples

Teras IP GPIO boleh menjana reka bentuk examples yang sepadan dengan konfigurasi IP anda dalam editor parameter. Anda boleh menggunakan reka bentuk ini examples sebagai rujukan untuk mewujudkan teras IP dan tingkah laku yang diharapkan dalam simulasi.

Anda boleh menjana bekas reka bentukamples daripada editor parameter teras IP GPIO. Selepas anda menetapkan parameter yang anda mahu, klik Hasilkan Cthample Reka bentuk. Teras IP menjana reka bentuk exampsumbernya files dalam direktori yang anda tentukan.

Rajah 16. Sumber Files dalam Reka Bentuk Dijana Example Direktori

Nota: .qsys files adalah untuk kegunaan dalaman semasa reka bentuk cthampgenerasi le sahaja. Anda tidak boleh mengedit .qsys ini files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

Reka bentuk yang boleh disintesis example ialah sistem Pereka Platform sedia kompilasi yang boleh anda sertakan dalam projek Intel Quartus Prime.

Menjana dan Menggunakan Reka Bentuk Cthample

Untuk menjana reka bentuk Intel Quartus Prime yang boleh disintesis example dari sumber files, jalankan arahan berikut dalam reka bentuk exampdirektori le:

quartus_sh -t make_qii_design.tcl

Untuk menentukan peranti yang tepat untuk digunakan, jalankan arahan berikut:

quartus_sh -t make_qii_design.tcl [nama_peranti]

Skrip TCL mencipta direktori qii yang mengandungi projek ed_synth.qpf file. Anda boleh membuka dan menyusun projek ini dalam perisian Intel Quartus Prime.

Reka Bentuk Simulasi Teras IP GPIO Cthample

Reka bentuk simulasi example menggunakan tetapan parameter teras IP GPIO anda untuk membina tika IP yang disambungkan kepada pemacu simulasi. Pemandu menjana trafik rawak dan secara dalaman memeriksa kesahihan data keluar.

Menggunakan reka bentuk exampOleh itu, anda boleh menjalankan simulasi menggunakan satu arahan, bergantung pada simulator yang anda gunakan. Simulasi menunjukkan cara anda boleh menggunakan teras IP GPIO.

Menjana dan Menggunakan Reka Bentuk Cthample

Untuk menjana reka bentuk simulasi cthample dari sumber files untuk simulator Verilog, jalankan arahan berikut dalam reka bentuk exampdirektori le:

quartus_sh -t make_sim_design.tcl

Untuk menjana reka bentuk simulasi cthample dari sumber files untuk simulator VHDL, jalankan arahan berikut dalam reka bentuk exampdirektori le:

quartus_sh -t make_sim_design.tcl VHDL

Skrip TCL mencipta direktori sim yang mengandungi subdirektori—satu untuk setiap alat simulasi yang disokong. Anda boleh mencari skrip untuk setiap alat simulasi dalam direktori yang sepadan.

Aliran Penghijrahan IP untuk Peranti Arria V, Cyclone V dan Stratix V

Aliran pemindahan IP membolehkan anda memindahkan teras IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR dan ALTIOBUF bagi peranti Arria V, Cyclone V dan Stratix V ke teras IP GPIO bagi peranti Intel Arria 10 dan Intel Cyclone 10 GX.

Aliran migrasi IP ini mengkonfigurasi teras IP GPIO untuk memadankan tetapan teras IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR dan ALTIOBUF, membolehkan anda menjana semula teras IP.

Nota: Sesetengah teras IP menyokong aliran migrasi IP dalam mod tertentu sahaja. Jika teras IP anda berada dalam mod yang tidak disokong, anda mungkin perlu menjalankan Editor Parameter IP untuk teras IP GPIO dan mengkonfigurasi teras IP secara manual.

Menghijrahkan Teras IP ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR dan ALTIOBUF anda

Untuk memindahkan teras ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR dan ALTIOBUF anda ke teras IP IP FPGA Intel GPIO, ikut langkah berikut:

1. Buka teras IP ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR atau ALTIOBUF anda dalam Editor Parameter IP.
2. Dalam Keluarga peranti yang dipilih pada masa ini, pilih Intel Arria 10 or Intel Cyclone 10 GX.
3. klik Selesai untuk membuka Editor Parameter IP GPIO.
   Editor Parameter IP mengkonfigurasi tetapan teras IP GPIO serupa dengan tetapan teras ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR atau ALTIOBUF.
4. Jika terdapat sebarang tetapan yang tidak serasi antara kedua-duanya, pilih tetapan baharu yang disokong.
5. klik Selesai untuk menjana semula teras IP.
6. Gantikan instantiasi teras IP ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR atau ALTIOBUF anda dalam RTL dengan teras IP GPIO.

Nota: Nama port teras IP GPIO mungkin tidak sepadan dengan nama port teras IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR atau ALTIOBUF. Oleh itu, hanya menukar nama teras IP dalam instantiasi mungkin tidak mencukupi.

Maklumat Berkaitan
Input dan Output Bus Bit Tinggi dan Rendah pada halaman 12

Garis Panduan: Tukar Port datain_h dan datain_l dalam IP Berhijrah

Apabila anda memindahkan IP GPIO anda daripada peranti sebelumnya ke teras IP GPIO, anda boleh menghidupkan Gunakan nama port peringkat atas warisan pilihan dalam editor parameter teras IP GPIO. Walau bagaimanapun, gelagat port ini dalam teras IP GPIO adalah berbeza daripada dalam teras IP yang digunakan untuk peranti Stratix V, Arria V dan Cyclone V.

Teras IP GPIO memacu port ini ke daftar keluaran pada tepi jam ini:

• datain_h—di tepi meningkatnya outclock
• datain_l—di tepi jatuh outclock

Jika anda memindahkan IP GPIO anda daripada peranti Stratix V, Arria V dan Cyclone V, tukar port datain_h dan datain_l apabila anda membuat instantiate IP yang dijana oleh teras IP GPIO.

Maklumat Berkaitan
Input dan Output Bus Bit Tinggi dan Rendah pada halaman 12

Arkib Panduan Pengguna IP Intel FPGA GPIO

Versi IP adalah sama dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, teras IP mempunyai skema versi IP baharu.

Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.

Versi Teras IP	Panduan Pengguna
20.0.0	Panduan Pengguna IP Intel FPGA GPIO: Peranti Intel Arria 10 dan Intel Cyclone 10 GX
19.3.0	Panduan Pengguna IP Intel FPGA GPIO: Peranti Intel Arria 10 dan Intel Cyclone 10 GX
19.3.0	Panduan Pengguna IP Intel FPGA GPIO: Peranti Intel Arria 10 dan Intel Cyclone 10 GX
18.1	Panduan Pengguna IP Intel FPGA GPIO: Peranti Intel Arria 10 dan Intel Cyclone 10 GX
18.0	Panduan Pengguna IP Intel FPGA GPIO: Peranti Intel Arria 10 dan Intel Cyclone 10 GX
17.1	Panduan Pengguna Teras IP Intel FPGA GPIO
17.0	Panduan Pengguna Teras IP Altera GPIO
16.1	Panduan Pengguna Teras IP Altera GPIO
16.0	Panduan Pengguna Teras IP Altera GPIO
14.1	Panduan Pengguna Altera GPIO Megafunction
13.1	Panduan Pengguna Altera GPIO Megafunction

Sejarah Semakan Dokumen untuk Panduan Pengguna IP FPGA Intel GPIO: Peranti Intel Arria 10 dan Intel Cyclone 10 GX

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2021.07.15	21.2	20.0.0	Mengemas kini rajah yang menunjukkan dipermudahkan view daripada laluan input GPIO hujung tunggal untuk mengemas kini dout[0] kepada dout[3] dan dout[3] kepada dout[0].
2021.03.29	21.1	20.0.0	Mengemas kini nombor versi IP GPIO kepada 20.0.0.
2021.03.12	20.4	19.3.0	Mengemas kini garis panduan migrasi IP untuk menentukan bahawa IP GPIO memacu datain_h pada tepi meningkat dan datain_l pada tepi menurun.
2019.10.01	19.3	19.3.0	Ralat tipografi diperbetulkan dalam kod tugasan .qsf dalam topik tentang elemen kelewatan.
2019.03.04	18.1	18.1	Dalam topik mengenai laluan input, dan output dan output membolehkan laluan: Membetulkan nota dalam topik untuk menyatakan bahawa IP GPIO Intel FPGA tidak menyokong penentukuran dinamik pin dwiarah. Menambahkan pautan ke PHY Lite untuk Antara Muka Selari Panduan Pengguna Teras IP FPGA Intel: Intel Stratix 10, Intel Arria 10 dan Peranti Intel Cyclone 10 GX untuk mendapatkan maklumat lanjut tentang aplikasi yang memerlukan penentukuran dinamik untuk pin dua arah.
2018.08.28	18.0	18.0	Menamakan semula dokumen daripada Panduan Pengguna Teras IP Intel FPGA GPIO kepada Panduan Pengguna IP FPGA Intel GPIO: Peranti Intel Arria 10 dan Intel Cyclone 10 GX. Menambahkan pautan ke panduan pengguna Intel Stratix 10 GPIO IP.  Menamakan semula IP daripada "Intel FPGA GPIO" kepada "GPIO Intel FPGA IP".  Contoh "clk_fr" dan "clk_hr" diperbetulkan kepada "ck_fr" dan "ck_hr".  Mengemas kini gambar rajah laluan input dan laluan output IP GPIO untuk menunjukkan nama isyarat teras IP sebenar.

tarikh	Versi	Perubahan
November 2017	2017.11.06	Sokongan tambahan untuk peranti Intel Cyclone 10 GX. Mengemas kini nama isyarat dalam angka agar sepadan dengan nama isyarat dalam teras IP GPIO. Menambah bentuk gelombang laluan keluaran. Menamakan semula "teras IP Altera GPIO" kepada "teras IP GPIO Intel FPGA". Dinamakan semula "teras IP Altera IOPLL" kepada "teras IP FPGA IOPLL Intel". Menamakan semula "TimeQuest Timing Analyzer" kepada "Timing Analyzer". Menamakan semula "Qsys" kepada "Pereka Platform". Menjelaskan bahawa isyarat ASET dan ACLR aktif tinggi.
Mei 2017	2017.05.08	Mengemas kini jadual yang menyenaraikan parameter penimbal GPIO untuk menentukan syarat bagi Gunakan litar penahan bas pilihan parameter. Dijenamakan semula sebagai Intel.
Oktober 2016	2016.10.31	Mengemas kini bentuk gelombang laluan input. Menambahkan topik yang menerangkan bit tinggi dan rendah dalam bas din dan dout.
Ogos 2016	2016.08.05	Menambahkan nota tentang sokongan OCT dinamik dalam teras IP GPIO. Mengemas kini topik tentang tetapan parameter untuk meningkatkan ketepatan dan kejelasan. Mengemas kini bahagian tentang penjanaan reka bentuk example. Menambahkan topik garis panduan tentang gelagat port warisan apabila anda berhijrah ke teras IP GPIO daripada peranti Stratix V, Arria V dan Cyclone V. Menulis semula dan menyusun semula dokumen untuk meningkatkan kejelasan dan untuk memudahkan rujukan. Mengubah contoh Quartus II kepada Quartus Prime.
Ogos 2014	2014.08.18	Menambah maklumat masa. Menambahkan maklumat pembungkusan daftar. Ditambah Gunakan nama port peringkat atas warisan parameter. Ini adalah parameter baharu. Menambahkan maklumat pembungkusan daftar. Menggantikan istilah megafungsi dengan teras IP.
November 2013	2013.11.29	Keluaran awal.

Hantar Maklum Balas

Panduan Pengguna IP Intel FPGA GPIO: Peranti Intel Arria 10 dan Intel Cyclone 10 GX

Dokumen / Sumber

intel GPIO Intel FPGA IP [pdf] Panduan Pengguna GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Rujukan

• Manual Pengguna