intel 4G Turbo-V FPGA IP
Mengenai 4G Turbo-V Intel® FPGA IP
Kod saluran pembetulan ralat ke hadapan (FEC) biasanya meningkatkan kecekapan tenaga sistem komunikasi wayarles. Kod turbo sesuai untuk komunikasi mudah alih 3G dan 4G (cth, dalam UMTS dan LTE) dan komunikasi satelit. Anda boleh menggunakan kod Turbo dalam aplikasi lain yang memerlukan pemindahan maklumat yang boleh dipercayai melalui pautan komunikasi terhad lebar jalur atau kependaman dengan kehadiran bunyi yang merosakkan data. IP 4G Turbo-V Intel® FPGA terdiri daripada pemecut pautan bawah dan pautan atas untuk vRAN dan termasuk IP Turbo Intel FPGA. Pemecut pautan ke bawah menambah lebihan kepada data dalam bentuk maklumat pariti. Pemecut pautan atas mengeksploitasi lebihan untuk membetulkan bilangan ralat saluran yang munasabah.
Maklumat Berkaitan
- Panduan Pengguna IP Turbo Intel FPGA
- 3GPP TS 36.212 versi 15.2.1 Keluaran 15
Ciri 4G Turbo-V Intel FPGA IP
Pemecut pautan bawah termasuk:
- Lampiran kod blok kitaran redundansi (CRC).
- Pengekod turbo
- Penjodoh kadar turbo dengan:
- Pemantas subblock
- Pengumpul bit
- Pemilih bit
- pemangkas bit
Pemecut pautan atas termasuk:
- Subblock deinterleaver
- Penyahkod turbo dengan pemeriksaan CRC
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Sokongan Keluarga Peranti IP Intel FPGA Turbo-V 4G
Intel menawarkan tahap sokongan peranti berikut untuk Intel FPGA IP:
- Sokongan lanjutan—IP tersedia untuk simulasi dan kompilasi untuk keluarga peranti ini. pengaturcaraan FPGA file Sokongan (.pof) tidak tersedia untuk perisian Quartus Prime Pro Stratix 10 Edition Beta dan oleh itu penutupan masa IP tidak dapat dijamin. Model pemasaan termasuk anggaran kejuruteraan awal kelewatan berdasarkan maklumat pasca reka letak awal. Model pemasaan tertakluk kepada perubahan kerana ujian silikon meningkatkan korelasi antara silikon sebenar dan model pemasaan. Anda boleh menggunakan teras IP ini untuk seni bina sistem dan kajian penggunaan sumber, simulasi, pinout, penilaian kependaman sistem, penilaian masa asas (belanjawan saluran paip) dan strategi pemindahan I/O (lebar laluan data, kedalaman pecah, pertukaran standard I/O ).
- Sokongan awal—Intel mengesahkan teras IP dengan model pemasaan awal untuk keluarga peranti ini. Teras IP memenuhi semua keperluan fungsian, tetapi mungkin masih menjalani analisis masa untuk keluarga peranti. Anda boleh menggunakannya dalam reka bentuk pengeluaran dengan berhati-hati.
- Sokongan akhir—Intel mengesahkan IP dengan model pemasaan akhir untuk keluarga peranti ini. IP memenuhi semua keperluan fungsian dan pemasaan untuk keluarga peranti. Anda boleh menggunakannya dalam reka bentuk pengeluaran.
Sokongan Keluarga Peranti IP Turbo-V 4G
| Keluarga Peranti | Sokongan |
| Intel Agilex™ | terlebih dahulu |
| Intel Arria® 10 | Akhir |
| Intel Stratix® 10 | terlebih dahulu |
| Keluarga peranti lain | Tiada sokongan |
Maklumat Keluaran untuk 4G Turbo-V Intel FPGA IP
Versi Intel FPGA IP sepadan dengan versi perisian Intel Quartus® Prime Design Suite sehingga v19.1. Bermula dalam perisian Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP mempunyai skema versi baharu. Nombor Intel FPGA IP version (XYZ) boleh berubah dengan setiap versi perisian Intel Quartus Prime. Perubahan dalam:
- X menunjukkan semakan utama IP. Jika anda mengemas kini perisian Intel Quartus Prime, anda mesti menjana semula IP.
- Y menunjukkan IP termasuk ciri baharu. Jana semula IP anda untuk memasukkan ciri baharu ini.
- Z menunjukkan IP termasuk perubahan kecil. Jana semula IP anda untuk memasukkan perubahan ini.
Maklumat Keluaran IP Turbo-V 4G
| item | Penerangan |
| Versi | 1.0.0 |
| Tarikh Tayangan | April 2020 |
Prestasi 4G Turbo-V dan Penggunaan Sumber
Intel menjana penggunaan sumber dan prestasi dengan menyusun reka bentuk dengan perisian Intel Quartus Prime v19.1. Hanya gunakan hasil anggaran ini untuk anggaran awal sumber FPGA (cth modul logik suai (ALM)) yang diperlukan oleh projek. Kekerapan sasaran ialah 300 MHz.
Penggunaan Sumber Pemecut Downlink dan Kekerapan Maksimum untuk Peranti Intel Arria 10
| Modul | fMAX (MHz) | SEDEKAH | ALUTs | Mendaftar | Memori (Bit) | Blok RAM (M20K) | Blok DSP |
| Pemecut pautan bawah | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| lampiran CRC | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Pengekod turbo | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Penjodoh kadar | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Pemantas subblock | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| Pengumpul bit | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Pemilih bit dan pemangkas | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Penggunaan Sumber Pemecut Uplink dan Kekerapan Maksimum untuk Peranti Intel Arria 10
| Modul | fMAX (MHz) | SEDEKAH | Mendaftar | Memori (Bit) | Blok RAM (M20K) | Blok DSP |
| Pemecut uplink | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Subblock deinterleaver | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Penyahkod turbo | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
Mereka bentuk dengan 4G Turbo-V Intel FPGA IP
Struktur Direktori IP Turbo-V 4G
Anda mesti memasang IP secara manual daripada pemasang IP.
Struktur Direktori Pemasangan
Menjana IP Turbo-V 4G
Anda boleh menjana pemecut pautan bawah atau pautan atas. Untuk pemecut pautan atas, gantikan dl dengan ul dalam direktori atau file nama.
- Buka perisian Intel Quartus Prime Pro.
- Pilih File ➤ Project Wizard Baharu.
- Klik Seterusnya.
- Masukkan nama Projek dl_fec_wrapper_top dan masukkan lokasi projek.
- Pilih peranti Arria 10.
- Klik Selesai.
- Buka dl_fec_wrapper_top.qpf file tersedia di direktori projek Wizard projek muncul.
- Pada tab Pereka Platform:
- Cipta dl_fec_wrapper_top.ip file menggunakan perkakasan tcl file.
- Klik Jana HDL untuk menjana reka bentuk files.
- Pada tab Jana, klik Jana sistem bangku Ujian.
- Klik Tambah Semua untuk menambah sintesis files kepada projek itu. The files berada dalam src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth.
- Tetapkan dl_fec_wrapper_top.v file sebagai entiti peringkat atasan.
- Klik Mulakan Penyusunan untuk menyusun projek ini.
Mensimulasikan IP Turbo-V 4G
Tugas ini adalah untuk mensimulasikan pemecut pautan bawah. Untuk mensimulasikan pemecut pautan atas gantikan dl dengan ul dalam setiap direktori atau file nama.
- Buka simulator Edisi FPGA ModelSim 10.6d.
- Tukar direktori kepada src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
- Tukar QUARTUS_INSTALL_DIR ke dalam direktori Intel Quartus Prime anda dalam msim_setup.tcl file, yang terdapat dalam direktori \sim\mentor
- Masukkan arahan do load_sim.tcl arahan dalam tetingkap transkrip. Perintah ini menjana perpustakaan files dan menyusun dan mensimulasikan sumber files dalam msim_setup.tcl file. Vektor ujian berada dalam filename_update.sv dalam direktori \sim.
The filekemas kini nama File Struktur
- Vektor ujian yang sepadan files berada dalam sim\mentor\test_vectors
- Log.txt mengandungi keputusan setiap paket ujian.
- Untuk pemecut pautan bawah, encoder_pass_file.txt mengandungi laporan pas bagi setiap indeks paket ujian dan pengekod_file_error.txt mengandungi laporan kegagalan setiap indeks paket ujian.
- Untuk pemecut pautan atas, Error_file.txt mengandungi laporan gagal setiap indeks paket ujian.
Penerangan Fungsian IP FPGA Intel Turbo-V 4G
4G Turbo-V Intel FPGA IP terdiri daripada pemecut pautan bawah dan pemecut pautan atas.
- Seni Bina 4G Turbo-V pada halaman 9
- Isyarat dan Antara Muka 4G Turbo-V pada halaman 11
- Gambarajah Pemasa Turbo-V 4G pada halaman 15
- 4G Turbo-V Latensi dan Throughput pada halaman 18
Seni Bina 4G Turbo-V
4G Turbo-V Intel FPGA IP terdiri daripada pemecut pautan bawah dan pemecut pautan atas.
Pemecut Pautan Bawah 4G
Pemecut pautan bawah Turbo 4G terdiri daripada blok lampiran CRC blok kod dan pengekod Turbo (IP Intel Turbo FPGA) dan pemadan kadar. Data input adalah 8-bit lebar dan data output adalah 24-bit lebar. Pencocokan kadar terdiri daripada tiga penyambung subblok, pemilih bit dan pengumpul sedikit.
Pemecut pautan bawah 4G melaksanakan lampiran CRC blok kod dengan algoritma pengiraan CRC selari 8-bit. Input kepada blok lampiran CRC adalah 8-bit lebar. Dalam mod biasa, bilangan input kepada blok CRC ialah k-24, di mana k ialah saiz blok berdasarkan indeks saiz. Urutan CRC tambahan sebanyak 24 bit dilampirkan pada blok kod data yang masuk dalam blok lampiran CRC dan kemudian dihantar ke pengekod Turbo. Dalam mod pintasan CRC, bilangan input ialah saiz k dengan lebar 8-bit yang dihantar ke blok pengekod Turbo.
Pengekod Turbo menggunakan kod konvolusi bercantum selari. Pengekod konvolusi mengekod jujukan maklumat dan pengekod konvolusi lain mengekod versi jujukan maklumat bersilang. Pengekod Turbo mempunyai dua pengekod konstituen konstituen 8 keadaan dan satu interleaver dalaman kod Turbo. Untuk maklumat lanjut tentang pengekod Turbo, rujuk Panduan Pengguna Teras IP Turbo. Padanan kadar memadankan bilangan bit dalam blok pengangkutan dengan bilangan bit yang dihantar oleh IP dalam peruntukan tersebut. Input dan output pemadan kadar ialah 24 bit. IP mentakrifkan padanan kadar untuk saluran pengangkutan berkod Turbo untuk setiap blok kod. Pencocokan kadar terdiri daripada: interleaver subblock, pengumpul bit dan pemilih bit. Pemecut pautan bawah menyediakan subblok yang dijalin untuk setiap aliran keluaran daripada pengekodan Turbo. Strim termasuk strim bit mesej, strim bit pariti pertama dan strim bit pariti kedua. Input dan output subblok yang dijalin adalah 1 bit lebar. Pengumpul bit menggabungkan aliran yang datang dari interleaver subblock. Blok ini mengandungi penimbal yang menyimpan:
- Mesej dan bit yang membolehkan pengisi daripada subblok dijalin.
- Subblok menjalin bit pariti dan bit pengisi masing-masing.
Pengumpul Bit
Pemecut Pautan Atas Saluran 4G
Pemecut pautan atas Turbo 4G terdiri daripada penyahinterleaver subblock dan penyahkod turbo (IP Intel Turbo FPGA).
Deinterleaver terdiri daripada tiga blok di mana dua blok pertama adalah simetri dan blok ketiga adalah berbeza.
Latensi isyarat sedia ialah 0.
Deinterleaver
Jika anda menghidupkan mod pintasan untuk subblock deinterleaver, IP membaca data semasa ia menulis data dalam blok memori di lokasi berturut-turut. IP membaca data apabila ia menulis data tanpa sebarang interleaving. Bilangan data input ke dalam deinterleaver subblock ialah K_π dalam mod pintasan dan panjang data output ialah saiz k (k ialah saiz blok kod berdasarkan nilai cb_size_index). Kependaman data keluaran subblock deinterleaver bergantung pada saiz blok input K_π. IP membaca data hanya selepas anda menulis saiz blok kod K_π data input. Oleh itu kependaman output juga termasuk masa menulis. Kependaman dalam data output interleaver subblock ialah K_π+17. Penyahkod Turbo mengira urutan yang paling mungkin dihantar, berdasarkan samples yang ia terima. Untuk penjelasan terperinci, rujuk Panduan Pengguna IP Turbo Teras. Penyahkodan kod pembetulan ralat ialah perbandingan kebarangkalian untuk kod konvolusi yang berbeza. Penyahkod Turbo terdiri daripada dua penyahkod lembut masuk lembut (SISO) tunggal, yang berfungsi secara berulang. Output pertama (penyahkod atas) suapan ke kedua untuk membentuk lelaran penyahkod Turbo. Interleaver dan deinterleaver menyekat data susunan semula dalam proses ini.
Maklumat Berkaitan
Panduan Pengguna Teras IP Turbo
Isyarat dan Antara Muka 4G Turbo-V
Pemecut Pautan Bawah
Isyarat Pemecut Pautan Bawah
| Nama Isyarat | Arah | Lebar Bit | Penerangan |
| clk | Input | 1 | Input jam 300 MHz. Semua isyarat antara muka IP Turbo-V adalah segerak dengan jam ini. |
| reset_n | Input | 1 | Menetapkan semula logik dalaman keseluruhan IP. |
| sink_sah | Input | 1 | Ditegaskan apabila data di sink_data adalah sah. Apabila sink_valid tidak ditegaskan, IP akan memproses sehingga sink_valid ditegaskan semula. |
| sink_data | Input | 8 | Biasanya membawa sebahagian besar maklumat yang dipindahkan. |
| sink_sop | Input | 1 | Menunjukkan permulaan paket masuk |
| sink_eop | Input | 1 | Menunjukkan penghujung paket masuk |
| sink_sedia | Keluaran | 1 | Menunjukkan bila IP boleh menerima data |
| Sink_error | Input | 2 | Topeng dua bit untuk menunjukkan ralat yang mempengaruhi data yang dipindahkan dalam kitaran semasa. |
| Crc_enable | Input | 1 | Mendayakan blok CRC |
| Indeks_saiz Cb | Input | 8 | Kod input saiz blok K |
| sink_rm_out_size | Input | 20 | Saiz blok output pemadan kadar, sepadan dengan E. |
| sink_kod_blok | Input | 15 | Saiz penimbal lembut untuk blok kod semasa Ncb |
| sink_rv_idx | Input | 2 | Indeks versi redundansi (0,1,2 atau 3) |
| sink_rm_bypass | Input | 1 | Mendayakan mod pintasan dalam pemadan kadar |
| sink_pengisi_bit | Input | 6 | Bilangan bit pengisi yang dimasukkan IP pada pemancar apabila IP melakukan pembahagian blok kod. |
| sumber_sah | Keluaran | 1 | Ditegaskan oleh IP apabila terdapat data yang sah untuk dikeluarkan. |
| bersambung… | |||
| Nama Isyarat | Arah | Lebar Bit | Penerangan |
| data_sumber | Keluaran | 24 | Membawa sebahagian besar maklumat yang dipindahkan. Maklumat ini tersedia jika sah ditegaskan. |
| sumber_sop | Keluaran | 1 | Menunjukkan permulaan paket. |
| source_eop | Keluaran | 1 | Menunjukkan penghujung paket. |
| sumber_sedia | Input | 1 | Penerimaan data adalah sah apabila isyarat sedia ditegaskan. |
| source_error | Keluaran | 2 | Isyarat ralat disebarkan daripada Pengekod Turbo yang menunjukkan pelanggaran protokol Avalon-ST pada bahagian sumber
• 00: Tiada ralat • 01: Permulaan paket hilang • 10: Hilang hujung paket • 11: Penghujung paket yang tidak dijangka Jenis ralat lain juga boleh ditandakan sebagai 11. |
| Source_blk_size | Keluaran | 13 | Kod keluaran saiz blok K |
Antara Muka Pemecut Uplink
Isyarat Pemecut Uplink
| isyarat | Arah | Lebar Bit | Penerangan |
| clk | Input | 1 | Input jam 300 MHz. Semua isyarat antara muka IP Turbo-V adalah segerak dengan jam ini. |
| reset_n | Input | 1 | Tetapkan semula isyarat jam input |
| sink_sah | Input | 1 | Input penstriman Avalon sah |
| sink_data | Input | 24 | data input penstriman Avalon |
| sink_sop | Input | 1 | Permulaan input penstriman Avalon bagi paket |
| sink_eop | Input | 1 | Input penstriman Avalon hujung paket |
| bersambung… | |||
| isyarat | Arah | Lebar Bit | Penerangan |
| sink_sedia | Input | 1 | Input penstriman Avalon sedia |
| conf_valid | Input | 1 | Konduit konfigurasi input sah |
| cb_size_index | Input | 8 | Indeks lelaran saiz blok |
| max_iteration | Input | 5 | Lelaran maksimum |
| rm_bypass | Input | 1 | Mendayakan mod pintasan |
| sel_CRC24A | Input | 1 | Menentukan jenis CRC yang anda perlukan untuk blok data semasa:
• 0: CRC24A • 1: CRC24B |
| conf_ready | Input | 1 | Konduit konfigurasi input sedia |
| sumber_sah | Keluaran | 1 | Output penstriman Avalon sah |
| data_sumber | Keluaran | 16 | Data keluaran penstriman Avalon |
| sumber_sop | Keluaran | 1 | Permulaan keluaran penstriman Avalon bagi paket |
| source_eop | Keluaran | 1 | Avalon penstriman output hujung paket |
| source_error | Keluaran | 2 | Isyarat ralat yang menunjukkan pelanggaran protokol penstriman Avalon pada bahagian sumber:
• 00: Tiada ralat • 01: Permulaan paket hilang • 10: Hilang hujung paket • 11: Penghujung paket yang tidak dijangka Jenis ralat lain juga boleh ditandakan sebagai 11. |
| sumber_sedia | Keluaran | 1 | Output penstriman Avalon sedia |
| CRC_type | Keluaran | 1 | Menunjukkan jenis CRC yang digunakan untuk blok data semasa:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | Keluaran | 13 | Menentukan saiz blok keluar |
| CRC_pass | Keluaran | 1 | Menunjukkan sama ada CRC berjaya:
• 0: Gagal • 1: Lulus |
| sumber_iter | Keluaran | 5 | Menunjukkan bilangan separuh lelaran selepas itu penyahkod Turbo berhenti memproses blok data semasa. |
Antara Muka Penstriman Avalon dalam DSP Intel FPGA IP
Antara muka penstriman Avalon mentakrifkan protokol standard, fleksibel dan modular untuk pemindahan data daripada antara muka sumber kepada antara muka sink. Antara muka input ialah sinki penstriman Avalon dan antara muka output ialah sumber penstriman Avalon. Antara muka penstriman Avalon menyokong pemindahan paket dengan paket yang dijalin merentas berbilang saluran. Isyarat antara muka penstriman Avalon boleh menerangkan antara muka penstriman tradisional yang menyokong satu aliran data tanpa pengetahuan tentang saluran atau sempadan paket. Antara muka sedemikian biasanya mengandungi data, isyarat sedia dan sah. Antara muka penstriman Avalon juga boleh menyokong protokol yang lebih kompleks untuk pemindahan pecah dan paket dengan paket yang dijalin merentas berbilang saluran. Antara muka penstriman Avalon sememangnya menyegerakkan reka bentuk berbilang saluran, yang membolehkan anda mencapai pelaksanaan berbilang masa yang cekap tanpa perlu melaksanakan logik kawalan yang kompleks. Antara muka penstriman Avalon menyokong tekanan belakang, yang merupakan mekanisme kawalan aliran di mana sink boleh memberi isyarat kepada sumber untuk berhenti menghantar data. Sinki biasanya menggunakan tekanan belakang untuk menghentikan aliran data apabila penimbal FIFOnya penuh atau apabila ia mempunyai kesesakan pada outputnya.
Maklumat Berkaitan
Spesifikasi Antara Muka Avalon
Gambarajah Masa 4G Turbo-V
Gambarajah Masa untuk Tulis Logik dengan Codeblock 40
IP:
- Meletakkan nol 20 bit dalam lajur 0 hingga 19 dan menulis bit data dari lajur 20.
- Menulis semua 44 bit ke memori dalam 6 kitaran jam.
- Menulis bit penamat trellis ke dalam lajur 28 hingga 31.
- Kenaikan menulis alamat untuk setiap baris.
- Menghasilkan isyarat daya tulis untuk 8 RAM individu pada satu masa.
IP tidak menulis bit pengisi ke dalam RAM. Sebaliknya, IP meninggalkan pemegang tempat untuk bit penapis dalam RAM dan memasukkan bit NULL ke dalam output semasa proses membaca. Tulisan pertama bermula dari lajur 20.
Rajah Masa untuk Logik Baca dengan Codeblock 40
Untuk setiap bacaan, anda melihat 8 bit dalam satu kitaran jam tetapi hanya dua bit yang sah. IP menulis dua bit ini ke dalam daftar anjakan. Apabila IP membentuk 8 bit ia menghantarnya ke antara muka output.
Gambarajah Masa untuk Tulis Logik dengan Codeblock 6144
Bit pengisi adalah dari lajur 0 hingga 27 dan bit data adalah dari lajur 28. IP:
- Menulis semua 6,148 bit ke memori dalam 769 kitaran jam.
- Menulis bit penamat trellis ke dalam lajur 28 hingga 31.
- Kenaikan menulis alamat untuk setiap baris.
- Menjana isyarat daya tulis yang dijana untuk 8 RAM individu pada satu masa.
IP tidak menulis bit pengisi ke dalam RAM. Sebaliknya IP meninggalkan pemegang tempat untuk bit penapis di dalam RAM dan memasukkan bit NULL ke dalam output semasa proses membaca. Tulisan pertama bermula dari lajur 28.
Rajah Masa untuk Logik Baca dengan Codeblock 6144
Pada bahagian baca, setiap bacaan memberikan 8 bit. Semasa membaca baris ke-193, IP membaca 8 bit, tetapi hanya satu bit yang sah. IP membentuk lapan bit dengan daftar anjakan dan menghantarnya keluar dengan membaca dari lajur seterusnya.
Gambarajah Masa Input
Gambarajah Masa Output
4G Turbo-V Latensi dan Throughput
Kependaman diukur antara memasukkan SOP paket pertama hingga mengeluarkan SOP paket pertama. Masa pemprosesan diukur antara memasukkan SOP paket pertama hingga mengeluarkan EOP paket terakhir.
Pemecut pautan bawah
Daya tampung ialah kadar di mana IP boleh mengepam input ke dalam pemecut pautan ke bawah kerana ia sedia.
Kependaman Pemecut Pautan Turun, Masa Pemprosesan dan Keupayaan
Dengan saiz K maksimum 6,144 dan saiz E 11,522. Masa pemprosesan diukur untuk 13 blok kod. Kelajuan jam ialah 300 MHz.
| K | E | Latensi | Masa pemprosesan | Input Throughput | ||
| (kitaran) | (kami) | (kitaran) | (kami) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Latensi dan Pengiraan Masa Pemprosesan
- Angka tersebut menunjukkan prosedur untuk mengira kependaman, masa pemprosesan dan pemprosesan.
Saiz K berbanding Latensi
Saiz K berbanding Latensi
- k=40 hingga 1408
Kependaman dan Masa Pemprosesan Pemecut Uplink
- Dengan nombor lelaran maksimum = 6. Kelajuan jam ialah 300 MHz.
K E Latensi Masa pemprosesan (kitaran) (kami) (kitaran) (kami) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Kependaman dan Masa Pemprosesan Pemecut Uplink
- Dengan nombor lelaran maksimum = 8
| K | E | Latensi | Masa pemprosesan | ||
| (kitaran) | (kami) | (kitaran) | (kami) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| bersambung… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
Saiz K lwn Latensi
- Untuk max_iter=6
Rajah 19. Saiz K vs Masa Pemprosesan
- Untuk max_iter=6
Saiz K lwn Latensi
- Untuk max_iter=8
Saiz K lwn Masa Pemprosesan
- Untuk max_iter=8
Sejarah Semakan Dokumen untuk Panduan Pengguna IP 4G Turbo-V Intel FPGA
| tarikh | Versi IP | Versi Perisian Intel Quartus Prime | Perubahan |
| 2020.11.18 | 1.0.0 | 20.1 | Jadual dialih keluar Prestasi 4G Turbo-V dan Penggunaan Sumber |
| 2020.06.02 | 1.0.0 | 20.1 | Keluaran awal. |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Dokumen / Sumber
 |
intel 4G Turbo-V FPGA IP [pdf] Panduan Pengguna 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
