AX7203 Lembaga Pembangunan FPGA

Maklumat Produk

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Versi	Wahyu 1.2
tarikh	2023-02-23
Keluaran Oleh	Rachel Zhou
Penerangan	Keluaran Pertama

Bahagian 1: Pengenalan Lembaga Pembangunan FPGA

Papan pembangunan AX7203 FPGA ialah papan teras + pembawa
platform papan yang membolehkan pembangunan menengah yang mudah
menggunakan papan teras. Ia menggunakan antara papan berkelajuan tinggi
penyambung antara papan teras dan papan pembawa.

Papan pembawa AX7203 menyediakan pelbagai antara muka persisian,
termasuk:

• 1 antara muka PCIex4
• Antara muka 2 Gigabit Ethernet
• 1 Antara muka Output HDMI
• 1 Antara muka Input HDMI
• 1 Antara Muka Uart
• 1 slot kad SD
• Antara muka penyambung XADC (tidak dipasang secara lalai)
• Pengepala pengembangan 2-pin 40 hala
• Beberapa kunci
• LED
• litar EEPROM

Bahagian 2: Pengenalan Papan Teras AC7200

Papan teras AC7200 adalah berdasarkan siri 7T ARTIX-200 XILINX
AC7200-2FGG484I. Ia adalah papan teras berprestasi tinggi yang sesuai untuk
komunikasi data berkelajuan tinggi, pemprosesan imej video, dan
pemerolehan data berkelajuan tinggi.

Ciri-ciri utama papan teras AC7200 termasuk:

• Dua keping cip DDR41 MT256J16M125HA-3 MICRON dengan
  kapasiti 4Gbit setiap satu, menyediakan lebar bas data 32-bit dan sehingga
  Jalur lebar data baca/tulis 25Gb antara FPGA dan DDR3.
• 180 port IO standard tahap 3.3V
• 15 port IO standard tahap 1.5V
• 4 pasang isyarat pembezaan RX/TX berkelajuan tinggi GTP
• Penghalaan pemprosesan yang sama panjang dan pembezaan antara
  Cip FPGA dan antara muka
• Saiz padat 45*55 (mm)

Arahan Penggunaan Produk

Untuk menggunakan ARTIX-7 FPGA Development Board AX7203, ikuti ini
langkah:

1. Sambungkan papan teras dan papan pembawa menggunakan kelajuan tinggi
   penyambung antara papan.
2. Jika perlu, pasang antara muka XADC menggunakan yang disediakan
   penyambung.
3. Sambungkan mana-mana peranti yang diingini kepada antara muka yang tersedia dihidupkan
   papan pembawa, seperti peranti PCIex4, Gigabit Ethernet
   peranti, peranti HDMI, peranti Uart, kad SD atau luaran
   pengepala pengembangan.
4. Kuasa pada papan pembangunan menggunakan kuasa yang sesuai
   bekalan.

ARTIX-7 Lembaga Pembangunan FPGA
AX7203
Manual Pengguna

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Rekod Versi

Versi Rev 1.2

Tarikh 2023-02-23

Keluaran Oleh Rachel Zhou

Perihalan Keluaran Pertama

www.alinx.com

2 / 57

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Jadual Kandungan
Rekod Versi ………………………………………………………………………………………2 Bahagian 1: Pengenalan Lembaga Pembangunan FPGA ……………………… …………… 6 Bahagian 2: Pengenalan Papan Teras AC7200 ……………………………………………..9
Bahagian 2.1: Cip FPGA ………………………………………………………………… 10 Bahagian 2.2: Kristal Pembezaan Aktif ………………………………… …………..12 Bahagian 2.3: Jam Pembezaan Aktif 200Mhz …………………………………12 Bahagian 2.4: Kristal Pembezaan Aktif 148.5Mhz ………………………………….. 13 Bahagian 2.5: DRAM DDR3 ………………………………………………………………15 Bahagian 2.6: Denyar QSPI ………………………………… …………………………………19 Bahagian 2.7: Lampu LED pada Papan Teras ……………………………………………. 21 Bahagian 2.8: Butang Set Semula ………………………………………………………………… 22 Bahagian 2.9: JTAG Antara Muka …………………………………………………………… 23 Bahagian 2.10: Antara Muka Kuasa pada Papan Teras …………………………………. 24 Bahagian 2.11: Penyambung Papan ke Papan …………………………………………….. 25 Bahagian 2.12: Bekalan Kuasa ……………………………………………………… …………32 Bahagian 2.13: Gambarajah Struktur ………………………………………………………..33 Bahagian 3: Papan pembawa ……………………………… ……………………………………………. 34 Bahagian 3.1: Papan pembawa Pengenalan …………………………………………… 34 Bahagian 3.2: Antara Muka Ethernet Gigabit …………………………………………… 35 Bahagian 3.3: Antara Muka PCIe x4 ……………………………………………………….. 38 Bahagian 3.4: Antara muka output HDMI …………………………………………… ………….40 Bahagian 3.5: Antara muka Input HDMI ……………………………………………………42 Bahagian 3.6: Slot Kad SD ………………………………… ………………………………… 44 Bahagian 3.7: USB ke Port Bersiri ……………………………………………………….45 Bahagian 3.8: EEPROM 24LC04 … …………………………………………….47 Bahagian 3.9: Pengepala Pengembangan ……………………………………………………… 48 Bahagian 3.10: JTAG Antara muka ………………………………………………………. 51

www.alinx.com

3 / 57

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 3.11: Antara muka XADC (tidak dipasang secara lalai) …………………….. 52 Bahagian 3.12: kekunci ……………………………………………………… …………53 Bahagian 3.13: Lampu LED ………………………………………………………………… 54 Bahagian 3.14: Bekalan Kuasa ……………………… …………………………………………55

www.alinx.com

4 / 57

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Platform pembangunan FPGA ARTIX-7 (Modul: AX7203) ini menggunakan mod papan teras + papan pembawa, yang memudahkan pengguna menggunakan papan teras untuk pembangunan sekunder.
Dalam reka bentuk papan pembawa, kami telah memperluaskan banyak antara muka untuk pengguna, seperti 1 antara muka PCIex4, 2 antara muka Gigabit Ethernet, 1 antara muka Output HDMI, 1 antara muka Input HDMI, Antara Muka Uart, slot kad SD dan lain-lain. Ia memenuhi keperluan pengguna untuk pertukaran data berkelajuan tinggi PCIe, pemprosesan penghantaran video dan kawalan industri. Ia adalah platform pembangunan FPGA ARTIX-7 "Versatile". Ia menyediakan kemungkinan untuk penghantaran video berkelajuan tinggi, pra-pengesahan dan pasca aplikasi rangkaian dan komunikasi gentian dan pemprosesan data. Produk ini sangat sesuai untuk pelajar, jurutera dan kumpulan lain yang terlibat dalam pembangunan ARTIX-7FPGA.

www.alinx.com

5 / 57

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 1: Pengenalan Lembaga Pembangunan FPGA
Keseluruhan struktur papan pembangunan AX7203 FPGA diwarisi daripada model papan teras + papan pembawa kami yang konsisten. Penyambung antara papan berkelajuan tinggi digunakan antara papan teras dan papan pembawa.
Papan teras terutamanya terdiri daripada FPGA + 2 DDR3 + QSPI FLASH, yang menjalankan fungsi pemprosesan dan penyimpanan data berkelajuan tinggi FPGA, membaca dan menulis data berkelajuan tinggi antara FPGA dan dua DDR3, lebar bit data ialah 32 bit, dan lebar jalur keseluruhan sistem adalah sehingga 25Gb. /s(800M*32bit); Dua kapasiti DDR3 adalah sehingga 8Gbit, yang memenuhi keperluan untuk penimbal tinggi semasa pemprosesan data. FPGA yang dipilih ialah cip XC7A200T siri ARTIX-7 XILINX, dalam pakej BGA 484. Kekerapan komunikasi antara XC7A200T dan DDR3 mencapai 400Mhz dan kadar data ialah 800Mhz, yang memenuhi sepenuhnya keperluan pemprosesan data berbilang saluran berkelajuan tinggi. Selain itu, XC7A200T FPGA menampilkan empat transceiver berkelajuan tinggi GTP dengan kelajuan sehingga 6.6Gb/s setiap saluran, menjadikannya ideal untuk komunikasi gentian optik dan komunikasi data PCIe.
Papan pembawa AX7203 mengembangkan antara muka persisian yang kaya, termasuk 1 antara muka PCIex4, 2 antara muka Gigabit Ethernet, 1 antara muka Output HDMI, 1 antara muka Input HDMI, 1 Antara Muka Uart, 1 slot kad SD, antara muka penyambung XADC, pengembangan 2-pin 40 hala pengepala, beberapa kekunci, litar LED dan EEPROM.

www.alinx.com

6 / 57

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Rajah 1-1-1: Gambarajah Skema AX7203 Melalui rajah ini, anda boleh melihat antara muka dan fungsi yang mengandungi Papan Pembangunan FPGA AX7203: Papan teras FPGA Artix-7
Papan teras terdiri daripada XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. Terdapat dua kristal pembezaan Sitime LVDS berketepatan tinggi, satu pada 200MHz dan satu lagi pada 125MHz, menyediakan input jam yang stabil untuk sistem FPGA dan modul GTP. Antara muka PCIe x1 4-saluran Menyokong standard PCI Express 2.0, menyediakan antara muka penghantaran data berkelajuan tinggi PCIe x4, kadar komunikasi saluran tunggal sehingga 5GBaud Antaramuka Ethernet 2-saluran Antaramuka RJ-45 Gigabit Ethernet Cip antara muka Gigabit Ethernet menggunakan cip KSZ9031RNX Ethernet PHY Micrel untuk menyediakan perkhidmatan komunikasi rangkaian kepada pengguna.

www.alinx.com

7 / 57

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Cip KSZ9031RNX menyokong kadar penghantaran rangkaian 10/100/1000 Mbps; dupleks penuh dan adaptif. Antara muka Output HDMI 1 saluran Cip pengekodan SIL9134 HDMI Silion Image dipilih untuk menyokong sehingga output 1080P@60Hz dan menyokong output 3D. Antara muka Input HDMI 1 saluran Cip penyahkod HDMI SIL9013 Silion Image dipilih, yang menyokong input sehingga 1080P@60Hz dan menyokong output data dalam format yang berbeza. Antara muka Uart ke USB 1 saluran 1 Antara muka Uart ke USB untuk komunikasi dengan komputer untuk penyahpepijatan pengguna. Cip port bersiri ialah cip USB-UAR Silicon Labs CP2102GM, dan antara muka USB ialah antara muka USB MINI. Pemegang kad SD mikro 1-port Pemegang kad SD mikro, menyokong mod SD dan mod SPI EEPROM Onboard antara muka IIC EEPROM 24LC04 Port pengembangan 2-pin 40-hala 2-hala 40-pin 2.54mm Port pengembangan padang boleh disambungkan kepada pelbagai ALINX modul (kamera binokular, skrin LCD TFT, modul AD berkelajuan tinggi, dll.). Port pengembangan mengandungi 1 saluran bekalan kuasa 5V, 2 saluran bekalan kuasa 3.3V, tanah 3 arah, 34 port IO. JTAG Antara muka A standard jarak 10 inci 0.1-pin JTAG port untuk muat turun dan penyahpepijatan program FPGA. kekunci 2 kekunci; 1 kekunci set semula (pada papan teras) Lampu LED 5 LED pengguna (1 pada papan teras dan 4 pada papan pembawa)

www.alinx.com

8 / 57

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 2: Pengenalan Papan Teras AC7200
AC7200 (model papan teras, sama di bawah) Papan teras FPGA, ia berdasarkan siri ARTIX-7 XILINX 200T AC7200-2FGG484I. Ia adalah papan teras berprestasi tinggi dengan kelajuan tinggi, lebar jalur tinggi dan kapasiti tinggi. Ia sesuai untuk komunikasi data berkelajuan tinggi, pemprosesan imej video, pemerolehan data berkelajuan tinggi, dsb.
Papan teras AC7200 ini menggunakan dua keping cip DDR41 MT256J16M125HA-3 MICRON, setiap DDR mempunyai kapasiti 4Gbit; dua cip DDR digabungkan menjadi lebar bas data 32-bit, dan lebar jalur data baca/tulis antara FPGA dan DDR3 adalah sehingga 25Gb; konfigurasi sedemikian boleh memenuhi keperluan pemprosesan data jalur lebar yang tinggi.
Papan teras AC7200 mengembangkan 180 port IO standard tahap 3.3V, 15 port IO standard tahap 1.5V dan 4 pasang isyarat pembezaan RX/TX berkelajuan tinggi GTP. Bagi pengguna yang memerlukan banyak IO, papan teras ini akan menjadi pilihan yang baik. Selain itu, penghalaan antara cip FPGA dan antara muka adalah panjang yang sama dan pemprosesan pembezaan, dan saiz papan teras hanya 45*55 (mm), yang sangat sesuai untuk pembangunan sekunder.

www.alinx.com

9 / 57

ARTIX-7 Papan Pembangunan FPGA AX7203 Manual Pengguna Papan Teras AC7200 (Depan View)

Papan Teras AC7200 (Belakang View)
Bahagian 2.1: Cip FPGA
Seperti yang dinyatakan di atas, model FPGA yang kami gunakan ialah AC7200-2FGG484I, yang dimiliki oleh siri Artix-7 Xilinx. Gred kelajuan ialah 2, dan gred suhu ialah gred industri. Model ini ialah pakej FGG484 dengan 484 pin. Peraturan penamaan cip Xilinx ARTIX-7 FPGA seperti di bawah

Definisi Model Cip Khusus bagi Siri ARTIX-7

www.alinx.com

10 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Cip FPGA di atas kapal Parameter utama cip FPGA AC7200 adalah seperti berikut

Namakan Sel Logik
Hiris selipar CLB Sekat RAMkb DSP Slices
PCIe Gen2 XADC
Gred Kelajuan Transceiver GTP
Gred Suhu

Parameter khusus 215360 33650 269200 13140 740 1
1 XADC,12bit, 1Mbps AD 4 GTP6.6Gb/s maks -2 Perindustrian

Sistem bekalan kuasa FPGA Artix-7 Bekalan kuasa FPGA ialah V , CCINT V , CCBRAM V , CCAUX VCCO, VMGTAVCC dan V . MGTAVTT VCCINT ialah pin bekalan kuasa teras FPGA, yang perlu disambungkan kepada 1.0V; VCCBRAM ialah pin bekalan kuasa RAM blok FPGA, sambungkan kepada 1.0V; VCCAUX ialah pin bekalan kuasa tambahan FPGA, sambungkan 1.8V; VCCO ialah voltage daripada

www.alinx.com

11 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
setiap BANK FPGA, termasuk BANK0, BANK13~16, BANK34~35. Pada papan teras FPGA AC7200, BANK34 dan BANK35 perlu disambungkan ke DDR3, voltage sambungan BANK ialah 1.5V, dan voltage BANK lain ialah 3.3V. VCCO BANK15 dan BANK16 dikuasakan oleh LDO, dan boleh ditukar dengan menggantikan cip LDO. VMGTAVCC ialah bekalan voltage transceiver GTP dalaman FPGA, disambungkan kepada 1.0V; VMGTAVTT ialah vol penamatantage transceiver GTP, disambungkan kepada 1.2V.
Sistem FPGA Artix-7 memerlukan urutan kuasa dikuasakan oleh VCCINT, kemudian VCCBRAM, kemudian VCCAUX, dan akhirnya VCCO. Jika VCCINT dan VCCBRAM mempunyai vol yang samatage, mereka boleh dikuasakan pada masa yang sama. Perintah kuasa outages diterbalikkan. Urutan kuasa bagi transceiver GTP ialah VCCINT, kemudian VMGTAVCC, kemudian VMGTAVTT. Jika VCCINT dan VMGTAVCC mempunyai vol yang samatage, mereka boleh dikuasakan pada masa yang sama. Urutan pemadaman kuasa adalah bertentangan dengan urutan hidupkan kuasa.
Bahagian 2.2: Kristal Pembezaan Aktif
Papan teras AC7200 dilengkapi dengan dua kristal pembezaan aktif Sitime, satu ialah 200MHz, modelnya ialah SiT9102-200.00MHz, jam utama sistem untuk FPGA dan digunakan untuk menjana jam kawalan DDR3; yang lain ialah 125MHz, model ialah SiT9102 -125MHz, input jam rujukan untuk transceiver GTP.
Bahagian 2.3: Jam Pembezaan Aktif 200Mhz
G1 dalam Rajah 3-1 ialah kristal pembezaan aktif 200M yang menyediakan sumber jam sistem papan pembangunan. Output kristal disambungkan kepada pin jam global BANK34 MRCC (R4 dan T4) FPGA. Jam pembezaan 200Mhz ini boleh digunakan untuk memacu logik pengguna dalam FPGA. Pengguna boleh mengkonfigurasi PLL dan DCM di dalam FPGA untuk menjana jam frekuensi yang berbeza.

www.alinx.com

12 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Skema Kristal Pembezaan Aktif 200Mhz

Kristal Pembezaan Aktif 200Mhz pada Papan Teras

Tugasan Pin Jam Berbeza 200Mhz
Nama Isyarat SYS_CLK_P SYS_CLK_N

PIN FPGA R4 T4

Bahagian 2.4: Kristal Pembezaan Aktif 148.5Mhz
G2 ialah kristal pembezaan aktif 148.5Mhz, yang merupakan jam input rujukan yang diberikan kepada modul GTP di dalam FPGA. Output kristal disambungkan kepada pin jam GTP BANK216 MGTREFCLK0P (F6) dan MGTREFCLK0N (E6) FPGA.

www.alinx.com

13 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Skema Kristal Pembezaan Aktif 148.5Mhz

Kristal Pembezaan Aktif 1148.5Mhz pada Papan Teras

Tugasan Pin Jam Berbeza 125Mhz

Nama Bersih

PIN FPGA

MGT_CLK0_P

F6

MGT_CLK0_N

E6

www.alinx.com

14 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Bahagian 2.5: DRAM DDR3

Papan teras FPGA AC7200 dilengkapi dengan dua cip DDR4 Micron 512Gbit (3MB), model MT41J256M16HA-125 (serasi dengan MT41K256M16HA-125). DDR3 SDRAM mempunyai kelajuan operasi maksimum 800MHz (kadar data 1600Mbps). Sistem memori DDR3 disambungkan terus ke antara muka memori BANK 34 dan BANK35 FPGA. Konfigurasi khusus DDR3 SDRAM ditunjukkan dalam Jadual 4-1.

Nombor Bit U5,U6

Model Cip MT41J256M16HA-125

Kapasiti 256M x 16bit

Mikron kilang

Konfigurasi SDRAM DDR3

Reka bentuk perkakasan DDR3 memerlukan pertimbangan yang ketat terhadap integriti isyarat. Kami telah mempertimbangkan sepenuhnya rintangan perintang/terminal yang sepadan, kawalan impedans surih dan kawalan panjang surih dalam reka bentuk litar dan reka bentuk PCB untuk memastikan operasi DDR3 berkelajuan tinggi dan stabil.

Skema DDR3 DRAM

www.alinx.com

15 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

DDR3 pada Papan Teras

Tugasan pin DRAM DDR3:

Nama Bersih

Nama PIN FPGA

DDR3_DQS0_P

IO_L3P_T0_DQS_AD5P_35

DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]

IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35

www.alinx.com

FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
16 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

DDR3_DQ [6]

IO_L1P_T0_AD4P_35

B1

DDR3_DQ [7]

IO_L4P_T0_35

E2

DDR3_DQ [8]

IO_L11P_T1_SRCC_35

H3

DDR3_DQ [9]

IO_L11N_T1_SRCC_35

G3

DDR3_DQ [10]

IO_L8P_T1_AD14P_35

H2

DDR3_DQ [11]

IO_L10N_T1_AD15N_35

H5

DDR3_DQ [12]

IO_L7N_T1_AD6N_35

J1

DDR3_DQ [13]

IO_L10P_T1_AD15P_35

J5

DDR3_DQ [14]

IO_L7P_T1_AD6P_35

K1

DDR3_DQ [15]

IO_L12P_T1_MRCC_35

H4

DDR3_DQ [16]

IO_L18N_T2_35

L4

DDR3_DQ [17]

IO_L16P_T2_35

M3

DDR3_DQ [18]

IO_L14P_T2_SRCC_35

L3

DDR3_DQ [19]

IO_L17N_T2_35

J6

DDR3_DQ [20]

IO_L14N_T2_SRCC_35

K3

DDR3_DQ [21]

IO_L17P_T2_35

K6

DDR3_DQ [22]

IO_L13N_T2_MRCC_35

J4

DDR3_DQ [23]

IO_L18P_T2_35

L5

DDR3_DQ [24]

IO_L20N_T3_35

P1

DDR3_DQ [25]

IO_L19P_T3_35

N4

DDR3_DQ [26]

IO_L20P_T3_35

R1

DDR3_DQ [27]

IO_L22N_T3_35

N2

DDR3_DQ [28]

IO_L23P_T3_35

M6

DDR3_DQ [29]

IO_L24N_T3_35

N5

DDR3_DQ [30]

IO_L24P_T3_35

P6

DDR3_DQ [31]

IO_L22P_T3_35

P2

DDR3_DM0

IO_L4N_T0_35

D2

DDR3_DM1

IO_L8N_T1_AD14N_35

G2

DDR3_DM2

IO_L16N_T2_35

M2

DDR3_DM3

IO_L23N_T3_35

M5

DDR3_A[0]

IO_L11N_T1_SRCC_34

AA4

DDR3_A[1]

IO_L8N_T1_34

AB2

DDR3_A[2]

IO_L10P_T1_34

AA5

DDR3_A[3]

IO_L10N_T1_34

AB5

DDR3_A[4]

IO_L7N_T1_34

AB1

DDR3_A[5]

IO_L6P_T0_34

U3

www.alinx.com

17 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA[2] DDR3_S0 DDR3_RAS DDR3_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDR3_CKE

IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34

W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5

www.alinx.com

18 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Bahagian 2.6: Denyar QSPI

Papan teras FPGA AC7200 dilengkapi dengan satu 128MBit QSPI FLASH, dan modelnya ialah W25Q256FVEI, yang menggunakan vol 3.3V CMOStage standard. Oleh kerana sifat QSPI FLASH yang tidak meruap, ia boleh digunakan sebagai peranti but untuk sistem menyimpan imej but sistem. Imej ini terutamanya termasuk bit FPGA files, kod aplikasi ARM, kod aplikasi teras dan data pengguna lain files. Model khusus dan parameter berkaitan QSPI FLASH ditunjukkan.

Jawatan U8

Model N25Q128

Kapasiti 128M Bit

Kilang Numonyx

Spesifikasi QSPI FLASH
QSPI FLASH disambungkan kepada pin khusus BANK0 dan BANK14 cip FPGA. Pin jam disambungkan ke CCLK0 BANK0, dan isyarat pilih data dan cip lain masing-masing disambungkan ke pin D00~D03 dan FCS BANK14. Menunjukkan sambungan perkakasan QSPI Flash.

Tugasan pin Flash QSPI Flash Schematic QSPI:

www.alinx.com

19 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Nama Bersih QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3

Nama PIN FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14

FPGA P/N L12 T19 P22 R22 P21 R21

QSPI di Papan Teras

www.alinx.com

20 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 2.7: Lampu LED pada Papan Teras
Terdapat 3 lampu LED merah pada papan teras AC7200 FPGA, salah satunya ialah lampu penunjuk kuasa (PWR), satu lampu LED konfigurasi (DONE), dan satu lampu LED pengguna. Apabila papan teras dikuasakan, penunjuk kuasa akan menyala; apabila FPGA dikonfigurasikan, LED konfigurasi akan menyala. Lampu LED pengguna disambungkan ke IO BANK34, pengguna boleh mengawal lampu hidup dan mati oleh program. Apabila IO voltage disambungkan kepada LED pengguna adalah tinggi, LED pengguna dimatikan. Apabila sambungan IO voltage rendah, LED pengguna akan menyala. Gambar rajah skema sambungan perkakasan lampu LED ditunjukkan:

Lampu LED pada papan teras Skema

Lampu LED pada Tugasan Pin LED Pengguna Papan Teras

Nama Isyarat LED1

Nama Pin FPGA IO_L15N_T2_DQS_34

Nombor Pin FPGA W5

Penerangan LED Pengguna

www.alinx.com

21 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 2.8: Butang Tetapkan Semula
Terdapat butang set semula pada papan teras FPGA AC7200. Butang set semula disambungkan kepada IO biasa BANK34 cip FPGA. Pengguna boleh menggunakan butang set semula ini untuk memulakan program FPGA. Apabila butang ditekan dalam reka bentuk, isyarat voltaginput ke IO adalah rendah, dan isyarat set semula adalah sah; apabila butang tidak ditekan, input isyarat kepada IO adalah tinggi. Gambar rajah skema sambungan butang set semula ditunjukkan:

Tetapkan Semula Skema Butang

Butang set semula pada Tugasan pin butang Set semula Papan Teras

Nama Isyarat RESET_N

Nama Pin ZYNQ IO_L17N_T2_34

Nombor Pin ZYNQ T6

Penerangan tetapan semula sistem FPGA

www.alinx.com

22 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 2.9: JTAG Antara muka
JTAG soket ujian J1 dikhaskan pada papan teras AC7200 untuk JTAG muat turun dan nyahpepijat apabila papan teras digunakan secara bersendirian. Rajah ialah bahagian skematik JTAG port, yang melibatkan TMS, TDI, TDO, TCK. , GND, +3.3V enam isyarat ini.

JTAG Skema Antara Muka The JTAG antara muka J1 pada papan teras FPGA AC7200 menggunakan lubang ujian satu baris padang 6-pin 2.54mm. Jika anda perlu menggunakan JTAG sambungan untuk nyahpepijat pada papan teras, anda perlu menyolder pengepala pin satu baris 6-pin. menunjukkan JTAG antara muka J1 pada papan teras FPGA AC7200.
JTAG Antara muka pada Papan Teras

www.alinx.com

23 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 2.10: Antara Muka Kuasa pada Papan Teras
Untuk menjadikan papan teras AC7200 FPGA berfungsi sahaja, papan teras dikhaskan dengan antara muka kuasa 2PIN (J3). Apabila pengguna membekalkan kuasa kepada papan teras melalui antara muka kuasa 2PIN (J3), ia tidak boleh dikuasakan melalui papan pembawa. Jika tidak, konflik semasa mungkin berlaku.
Antara Muka Kuasa pada Papan Teras

www.alinx.com

24 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 2.11: Penyambung Papan ke Papan
Papan teras mempunyai sejumlah empat penyambung papan ke papan berkelajuan tinggi. Papan teras menggunakan empat penyambung antara papan 80-pin untuk menyambung ke papan pembawa. Port IO FPGA disambungkan kepada empat penyambung melalui penghalaan pembezaan. Jarak pin penyambung ialah 0.5mm, masukkan ke papan ke penyambung papan pada papan pembawa untuk komunikasi data berkelajuan tinggi.
Papan teras mempunyai sejumlah empat penyambung papan ke papan berkelajuan tinggi. Papan teras menggunakan empat penyambung antara papan 80-pin untuk menyambung ke papan pembawa. Port IO FPGA disambungkan kepada empat penyambung melalui penghalaan pembezaan. Jarak pin penyambung ialah 0.5mm, masukkan ke papan ke penyambung papan pada papan pembawa untuk komunikasi data berkelajuan tinggi.

Penyambung Papan ke Papan CON1 Papan 80-pin ke papan penyambung CON1, yang digunakan untuk menyambung
dengan bekalan kuasa VCCIN (+5V) dan dibumikan pada papan pembawa, lanjutkan IO biasa FPGA. Perlu diingatkan di sini bahawa 15 pin CON1 disambungkan ke port IO BANK34, kerana sambungan BANK34 disambungkan ke DDR3. Oleh itu, voltagstandard bagi semua IO BANK34 ini ialah 1.5V. Penyerahan Pin Papan kepada Penyambung Papan CON1

CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9

Nama Isyarat
VCCIN VCCIN VCCIN VCCIN GND

Pin FPGA VoltagTahap e

–

+5V

–

+5V

–

+5V

–

+5V

–

tanah

CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10

Nama Isyarat
VCCIN VCCIN VCCIN VCCIN
GND

Pin FPGA VoltagTahap e

–

+5V

–

+5V

–

+5V

–

+5V

–

tanah

www.alinx.com

25 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71

NC. VN XADC_VP NC NC GND B13_L5_N B13_L5_P B13_L7_N B13_L7_P GND B13_L3_N

Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15

Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 1.5V 1.5V Ground 1.5V 1.5V 1.5V 1.5V Ground ADC ADC Ground 3.3V 3.3V 3.3V 3.3V Ground

PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72

NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_L21_N GND B34_P _L21_N GND NC B34_L22 B34_L22_P B34_L25_N GND NC NC NC NC GND NC

AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –

3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 1.5V 1.5V Ground 1.5V 1.5V 1.5V 1.5V Ground

U7

1.5V

W9

1.5V

Y9

1.5V

–

tanah

–

–

–

–

–

–

–

–

–

tanah

–

–

www.alinx.com

26 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Penyambung Papan ke Papan CON2 Pengepala sambungan wanita 80-pin CON2 digunakan untuk melanjutkan normal
IO BANK13 dan BANK14 FPGA. voltagPiawaian kedua-dua BANK ialah 3.3V. Penyerahan Pin Papan kepada Penyambung Papan CON2

CON1 Pin

Nama Isyarat

PIN1 B13_L16_P

PIN3 B13_L16_N

PIN5 B13_L15_P

PIN7 B13_L15_N

PIN9

GND

PIN11 B13_L13_P

PIN13 B13_L13_N

PIN15 B13_L12_P

PIN17 B13_L12_N

PIN19

GND

PIN21 B13_L11_P

PIN23 B13_L11_N

PIN25 B13_L10_P

PIN27 B13_L10_N

PIN29

GND

PIN31 B13_L9_N

PIN33 B13_L9_P

PIN35 B13_L8_N

PIN37 B13_L8_P

PIN39

GND

PIN41 B14_L11_N

PIN43 B14_L11_P

PIN45 B14_L14_N

PIN47 B14_L14_P

Pin FPGA W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18

Voltage Aras 3.3V 3.3V 3.3V 3.3V Pembumian 3.3V 3.3V 3.3V 3.3V Pembumian 3.3V 3.3V 3.3V 3.3V Pembumian 3.3V 3.3V 3.3V 3.3V Pembumian 3.3V 3.3V 3.3V 3.3V

CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48

Nama Isyarat
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N

Pin FPGA Voltage

Tahap

V17

3.3V

W17

3.3V

U15

3.3V

V15

3.3V

–

tanah

AB21

3.3V

AB22

3.3V

AA21

3.3V

AA20

3.3V

–

tanah

AB20

3.3V

AA19

3.3V

AA18

3.3V

AB18

3.3V

–

tanah

T20

3.3V

Y17

3.3V

W22

3.3V

W21

3.3V

–

tanah

T21

3.3V

U21

3.3V

Y21

3.3V

Y22

3.3V

www.alinx.com

27 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0

R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20

Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V 3.3V

PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25

W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15

Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V 3.3V 3.3V 3.3V 3.3V

Penyambung Papan ke Papan CON3 Penyambung 80-pin CON3 digunakan untuk memanjangkan IO biasa bagi
BANK15 dan BANK16 FPGA. Di samping itu, empat JTAG isyarat juga disambungkan ke papan pembawa melalui penyambung CON3. voltagpiawaian BANK15 dan BANK16 boleh dilaraskan dengan cip LDO. LDO yang dipasang secara lalai ialah 3.3V. Jika anda ingin mengeluarkan tahap standard lain, anda boleh menggantikannya dengan LDO yang sesuai. Penyerahan Pin Papan kepada Penyambung Papan CON3

CON1 Pin PIN1 PIN3 PIN5 PIN7

Nama Isyarat
B15_IO0 B16_IO0 B15_L4_P B15_L4_N

Pin FPGA J16 F15 G17 G18

VoltagTahap e

CON1 Pin

PIN 3.3V2

PIN 3.3V4

PIN 3.3V6

3.3V

PIN8

Nama Isyarat
B15_IO25 B16_IO25 B16_L21_N B16_L21_P

Pin FPGA VoltagTahap e

M17

3.3V

F21

3.3V

A21

3.3V

B21

3.3V

www.alinx.com

28 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71

GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P

G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15

Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V 3.3V 3.3V 3.3V
Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V

PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72

GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P

E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18

Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V 3.3V 3.3V 3.3V
Tanah 3.3V

www.alinx.com

29 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

PIN73 B15_L24_N

M16

3.3V

PIN74 B15_L16_N

L18

3.3V

PIN75

NC

–

PIN76

NC

–

PIN77 FPGA_TCK

V12

3.3V

PIN78

FPGA_TDI

R13

3.3V

PIN79 FPGA_TDO

U13

3.3V

PIN80 FPGA_TMS

T13

3.3V

Penyambung Papan ke Papan CON4 Penyambung 80-Pin CON4 digunakan untuk memanjangkan IO dan GTP biasa
data berkelajuan tinggi dan isyarat jam FPGA BANK16. voltagstandard port IO BANK16 boleh dilaraskan oleh cip LDO. LDO yang dipasang secara lalai ialah 3.3V. Jika pengguna ingin mengeluarkan tahap standard lain, ia boleh digantikan dengan LDO yang sesuai. Data berkelajuan tinggi dan isyarat jam GTP dihalakan secara ketat pada papan teras. Talian data adalah sama panjang dan disimpan pada selang waktu tertentu untuk mengelakkan gangguan isyarat. Penyerahan Pin Papan kepada Penyambung Papan CON4

CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29

Nama Isyarat
NC NC

Pin FPGA Voltage Tahap –
–

CON1 Pin NC NC

NC

–

NC

NC

–

NC

GND NC

–

PIN tanah10

–

PIN12

NC

–

PIN14

GND

–

PIN tanah16

MGT_TX3_P

PIN Pembezaan D7

MGT_TX3_N

PIN7 Pembezaan C20

GND

–

PIN tanah22

MGT_RX3_P D9 Pembezaan PIN24

MGT_RX3_N

PIN9 Pembezaan C26

GND

– Tanah

PIN28

MGT_TX1_P

PIN Pembezaan D5

Nama Isyarat Pin FPGA Voltage

Tahap

–

NC

–

NC

–

NC

–

NC

GND

–

tanah

MGT_TX2_P

B6 Pembezaan

MGT_TX2_N

A6 Pembezaan

GND

–

tanah

MGT_RX2_P

B10 Pembezaan

MGT_RX2_N

A10 Pembezaan

GND

–

tanah

MGT_TX0_P

B4 Pembezaan

MGT_TX0_N

A4 Pembezaan

GND

–

tanah

MGT_RX0_P

B8 Pembezaan

www.alinx.com

30 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC

C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –

Tanah Berbeza
Perbezaan Perbezaan
Tanah 3.3V 3.3V 3.3V 3.3V
Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V

PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC

A8 Pembezaan

–

tanah

F10 Pembezaan

E10 Pembezaan

–

tanah

F16

3.3V

E17

3.3V

C14

3.3V

C15

3.3V

–

tanah

A13

3.3V

A14

3.3V

D17

3.3V

C17

3.3V

–

tanah

E19

3.3V

D19

3.3V

B20

3.3V

A20

3.3V

–

tanah

F19

3.3V

F20

3.3V

C22

3.3V

B22

3.3V

–

www.alinx.com

31 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 2.12: Bekalan Kuasa
Papan teras AC7200 FPGA dikuasakan oleh DC5V melalui papan pembawa, dan ia dikuasakan oleh antara muka J3 apabila ia digunakan secara bersendirian. Sila berhati-hati untuk tidak membekalkan kuasa oleh antara muka J3 dan papan pembawa pada masa yang sama untuk mengelakkan kerosakan. Gambar rajah reka bentuk bekalan kuasa pada papan ditunjukkan dalam.

Bekalan Kuasa pada skema papan teras

Papan pembangunan dikuasakan oleh +5V dan ditukar kepada +3.3V, +1.5V, +1.8V, +1.0V bekalan kuasa empat hala melalui empat cip bekalan kuasa DC/DC TLV62130RGT. Arus keluaran boleh sehingga 3A setiap saluran. VCCIO dijana oleh satu LDOSPX3819M5-3-3. VCCIO terutamanya membekalkan kuasa kepada BANK15 dan BANK16 FPGA. Pengguna boleh menukar IO BANK15,16 kepada vol yang berbezatage standard dengan menggantikan cip LDO mereka. 1.5V Menjana VTT dan VREF voltages diperlukan oleh DDR3 melalui TPS51200 TI. Bekalan kuasa 1.8V MGTAVTT MGTAVCC untuk transceiver GTP dijana oleh cip TPS74801 TI. Fungsi setiap pengagihan kuasa ditunjukkan dalam jadual berikut:

www.alinx.com

32 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Bekalan Kuasa +1.0V +1.8V +3.3V +1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V) MGTAVTT(+1.2V)
MGTVCCAUX(+1.8V)

Fungsi FPGA Core Voltage FPGA tambahan voltage, TPS74801 bekalan kuasa VCCIO Bank0, Bank13 dan Bank14 FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 dan Bank35 FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 daripada FPGA GTP Transceiver Bank216 daripada FPGA

Oleh kerana bekalan kuasa Artix-7 FPGA mempunyai keperluan jujukan kuasa hidup, dalam reka bentuk litar, kami telah mereka bentuk mengikut keperluan kuasa cip, dan kuasa hidup ialah 1.0V->1.8V->(1.5 V, 3.3V, VCCIO) dan 1.0V-> MGTAVCC -> MGTAVTT, reka bentuk litar untuk memastikan operasi normal cip.

Bahagian 2.13: Rajah Struktur

www.alinx.com

33 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 3: Papan pembawa

Bahagian 3.1: Pengenalan papan pembawa
Melalui pengenalan fungsi sebelum ini, anda boleh memahami fungsi bahagian papan pembawa
Antara muka penghantaran data berkelajuan tinggi PCIe x1 4-saluran 2-saluran 10/100M/1000M Antara muka Ethernet RJ-45 1-saluran Antara muka input video HDMI 1-saluran Antara muka output video HDMI 1-saluran Antara muka Komunikasi Uart USB 1-saluran 2 Slot Kad SD Antara muka XADA Port pengembangan 40-pin EEPROM XNUMX saluran JTAG antara muka penyahpepijatan 2 kekunci bebas 4 lampu LED pengguna

www.alinx.com

34 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Bahagian 3.2: Antara Muka Gigabit Ethernet

Papan pembangunan FPGA AX7203 menyediakan pengguna dengan 2 saluran

Perkhidmatan komunikasi rangkaian Gigabit melalui Micrel KSZ9031RNX

Cip Ethernet PHY. Cip KSZ9031RNX menyokong 10/100/1000 Mbps

kadar penghantaran rangkaian dan berkomunikasi dengan FPGA melalui GMII

antara muka. KSZ9031RNX menyokong penyesuaian MDI/MDX, pelbagai kelajuan

penyesuaian, penyesuaian Master/Slave, dan sokongan untuk bas MDIO untuk PHY

pengurusan daftar.

KSZ9031RNX akan mengesan status tahap beberapa IO tertentu untuk

tentukan mod kerja mereka selepas dihidupkan. Jadual 3-1-1 menerangkan tentang

maklumat persediaan lalai selepas cip GPHY dihidupkan.

Arahan Pin Konfigurasi

Nilai konfigurasi

PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] RX Delay TX Delay

Mod MDIO/MDC Alamat PHY 3.3V, 2.5V, 1.5/1.8V voltage pemilihan Konfigurasi auto-rundingan
Jam RX kelewatan 2ns Jam TX kelewatan 2ns pemilihan RGMII atau GMII

Alamat PHY 011 3.3V
(10/100/1000M) Kelewatan Kelewatan adaptif GMII

Jadual 3-2-1: Nilai konfigurasi lalai cip PHY

Apabila rangkaian disambungkan kepada Gigabit Ethernet, penghantaran data FPGA dan cip PHY KSZ9031RNX disampaikan melalui bas GMII, jam penghantaran ialah 125Mhz. Jam terima E_RXC disediakan oleh cip PHY, jam hantar E_GTXC disediakan oleh FPGA, dan data adalah sampdiketuai pada bahagian tepi jam yang semakin meningkat.
Apabila rangkaian disambungkan kepada 100M Ethernet, penghantaran data FPGA dan cip PHY KSZ9031RNX disampaikan melalui bas GMII, jam penghantaran ialah 25Mhz. Jam terima E_RXC disediakan oleh cip PHY, jam hantar E_GTXC disediakan oleh FPGA, dan data adalah

www.alinx.com

35 /

ARTIX-7 Papan Pembangunan FPGA AX7203 Manual Pengguna sampdiketuai pada bahagian tepi jam yang semakin meningkat.
Rajah 3-2-1: Skema Antara Muka Gigabit Ethernet

Rajah 3-3-2: Antara muka Gigabit Ethernet pada papan Pembawa

www.alinx.com

36 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Tugasan pin Gigabit Ethernet Chip PHY1 adalah seperti berikut

Nama Isyarat E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET

Nombor Pin FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16

Penerangan PHY1 RGMII memancarkan jam
PHY1 Hantar Data bit0 PHY1 Hantar Data bit1 PHY1 Hantar Data bit2 PHY1 Hantar Data bit3 PHY1 Hantar Dayakan Isyarat PHY1 RGMII Terima Jam PHY1 Terima Data Bit0 PHY1 Terima Data Bit1 PHY1 Terima Data Bit2 PHY1 Terima Data Bit3 PHY1 Pengurusan terima isyarat Clock data PHY1 Data
Isyarat Tetapan Semula PHY1

Tugasan pin Gigabit Ethernet Chip PHY2 adalah seperti berikut

Nama Isyarat E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET

Nombor Pin FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22

Penerangan PHY2 RGMII memancarkan jam
PHY2 Hantar Data bit0 PHY2 Hantar Data bit1 PHY2 Hantar Data bit2 PHY2 Hantar Data bit3 PHY2 Hantar Dayakan Isyarat PHY2 RGMII Terima Jam PHY2 Terima Data Bit0 PHY2 Terima Data Bit1 PHY2 Terima Data Bit2 PHY2 Terima Data Bit3 PHY2 Pengurusan terima isyarat Clock data PHY2 Data
Isyarat Tetapan Semula PHY2

www.alinx.com

37 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 3.3: Antara Muka PCIe x4
Papan pembangunan AX7203 FPGA menyediakan antara muka PCIe x4 pemindahan data berkelajuan tinggi gred industri. Antara muka kad PCIE mematuhi spesifikasi elektrik kad PCIe standard dan boleh digunakan terus pada slot x4 PCIe PC biasa.
Isyarat hantar dan terima antara muka PCIe disambungkan terus kepada transceiver GTP FPGA. Empat saluran isyarat TX dan RX disambungkan kepada FPGA dalam isyarat pembezaan, dan kadar komunikasi saluran tunggal boleh mencapai lebar jalur bit 5G. Jam rujukan PCIe disediakan kepada papan pembangunan AX7203 FPGA oleh slot PCIe PC dengan frekuensi jam rujukan 100Mhz.
Gambar rajah reka bentuk antara muka PCIe papan pembangunan AX7203 FPGA ditunjukkan dalam Rajah 3-3-1, di mana isyarat penghantaran TX dan isyarat CLK jam rujukan disambungkan dalam mod berganding AC.

Rajah 3-3-1: Skema PCIex4

www.alinx.com

38 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Rajah 3-3-2: PCIex4 pada papan Pembawa

Tugasan Pin Antara Muka PCIex4:

Nama Isyarat

Pin FPGA

PCIE_RX0_P

D11

PCIE_RX0_N

C11

PCIE_RX1_P

B8

PCIE_RX1_N

A8

PCIE_RX2_P

B10

PCIE_RX2_N

A10

PCIE_RX3_P

D9

PCIE_RX3_N

C9

PCIE_TX0_P

D5

PCIE_TX0_N

C5

PCIE_TX1_P

B4

PCIE_TX1_N

A4

PCIE_TX2_P

B6

PCIE_TX2_N

A6

PCIE_TX3_P

D7

PCIE_TX3_N

C7

PCIE_CLK_P

F10

PCIE_CLK_N

E10

Penerangan Saluran PCIE 0 Data Terima Saluran PCIE Positif 0 Data Terima Saluran PCIE Negatif 1 Data Terima Saluran PCIE Positif Saluran 1 Data Terima Negatif Saluran PCIE 2 Data Terima Positif Saluran PCIE 2 Data Terima Saluran PCIE Negatif 3 Data Terima Saluran PCIE Positif 3 Data Terima Negatif Saluran 0 Penghantaran Data Positif PCIE Saluran 0 Penghantaran Data Negatif PCIE Saluran 1 Penghantaran Data Positif PCIE Saluran 1 Penghantaran Data Negatif PCIE Saluran 2 Penghantaran Data Positif PCIE Saluran 2 Penghantaran Data Negatif PCIE Saluran 3 Penghantaran Data Positif Saluran PCIE 3 Penghantaran Data Negatif
Jam Rujukan PCIE Positif Jam Rujukan PCIE Negatif

www.alinx.com

39 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 3.4: Antara muka output HDMI
Antara muka output HDMI, pilih cip pengekodan SIL9134 HDMI (DVI) Silion Image, menyokong sehingga output 1080P@60Hz, menyokong output 3D.
Antara muka konfigurasi IIC SIL9134 juga disambungkan kepada IO FPGA. SIL9134 dimulakan dan dikawal oleh pengaturcaraan FPGA. Sambungan perkakasan antara muka output HDMI ditunjukkan dalam Rajah 3-4-1.

Rajah 3-4-1: Skema Output HDMI

Rajah 3-4-1: Output HDMI pada papan Pembawa

www.alinx.com

40 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Tugasan Pin Input HDMI:
Nama Isyarat 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6] 9134_D[7] 9134_D[8] 9134_D[9] 9134_D[10] 9134_D[11] 9134_D[12_D] 9134_D[13] 9134_D[14] 9134_D[ 15] 9134_D[16] 9134_D[17] 9134_D[18] 9134_D[19] 9134_D[20] 9134_D[21] 9134_D[22] 9134_D[23] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] [XNUMX_XNUMX] XNUMX XNUMX] XNUMX_D[XNUMX]

Pin FPGA J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21

www.alinx.com

41 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 3.5: Antara muka Input HDMI
Antara muka output HDMI, pilih cip penyahkod HDMI SIL9013 Silion Image, menyokong input sehingga 1080P@60Hz dan menyokong output data dalam format yang berbeza.
Antara muka konfigurasi IIC SIL9013 disambungkan kepada IO FPGA. SIL9013 dimulakan dan dikawal melalui pengaturcaraan FPGA. Sambungan perkakasan antara muka input HDMI ditunjukkan dalam Rajah 3-5-1.

Rajah 3-5-1: Skema Input HDMI

Rajah 3-5-2: Input HDMI pada papan Pembawa

www.alinx.com

42 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Tugasan Pin Input HDMI:
Nama Isyarat 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6] 9013_D[7] 9013_D[8] 9013_D[9] 9013_D[10] 9013_D[11] 9013_D[12_D] 9013_D[13] 9013_D[14] 9013_D[ 15] 9013_D[16] 9013_D[17] 9013_D[18] 9013_D[19] 9013_D[20] 9013_D[21] 9013_D[22] 9013_D[23] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] [XNUMX_XNUMX] XNUMX XNUMX] XNUMX_D[XNUMX]

Nombor Pin FPG H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16

www.alinx.com

43 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Bahagian 3.6: Slot Kad SD
Kad SD (Kad Memori Digital Selamat) ialah kad memori berdasarkan proses memori kilat semikonduktor. Ia telah disiapkan pada tahun 1999 oleh konsep Jepun yang diterajui Panasonic, dan peserta Toshiba dan SanDisk dari Amerika Syarikat menjalankan penyelidikan dan pembangunan yang besar. Pada tahun 2000, syarikat-syarikat ini melancarkan Persatuan SD (Secure Digital Association), yang mempunyai barisan yang kukuh dan menarik sejumlah besar vendor. Ini termasuk IBM, Microsoft, Motorola, NEC, Samsung dan lain-lain. Didorong oleh pengeluar terkemuka ini, kad SD telah menjadi kad memori yang paling banyak digunakan dalam peranti digital pengguna.
Kad SD ialah peranti storan yang sangat biasa. Kad SD lanjutan menyokong mod SPI dan mod SD. Kad SD yang digunakan ialah kad MicroSD. Rajah skematik ditunjukkan dalam Rajah 3-6-1.

Rajah 3-6-1: Skema Kad SD

www.alinx.com

44 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Rajah 3-6-2: Slot Kad SD pada papan Pembawa

Tugasan pin slot kad SD:
Nama Isyarat SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3

Mod SD

PIN FPGA AB12 AB11 F14 AA13 AB13 Y13 AA14

Bahagian 3.7: USB ke Port Bersiri
Papan pembangunan AX7203 FPGA termasuk cip USB-UAR Silicon Labs CP2102GM. Antara muka USB menggunakan antara muka USB MINI. Ia boleh disambungkan ke port USB PC atas untuk komunikasi data bersiri dengan kabel USB. Gambarajah skematik reka bentuk litar Uart USB ditunjukkan dalam Rajah 3-7-1:

www.alinx.com

45 /

ARTIX-7 Papan Pembangunan FPGA AX7203 Manual Pengguna Rajah 3-7-1: Skema port USB ke port bersiri

Rajah 3-7-2: USB ke port bersiri pada papan Pembawa
Dua penunjuk LED (LED3 dan LED4) ditetapkan untuk isyarat port bersiri, dan skrin sutera pada PCB ialah TX dan RX, menunjukkan bahawa port bersiri mempunyai penghantaran atau penerimaan data, seperti ditunjukkan dalam Rajah 3-3-3 berikut.

Rajah 3-7-3: Skema Penunjuk LED komunikasi Port Bersiri

www.alinx.com

46 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Tugasan pin port USB ke port bersiri:
Nama Isyarat UART1_RXD UART1_TXD

PIN FPGA P20 N15

Bahagian 3.8: EEPROM 24LC04
Papan pembawa AX7013 mengandungi EEPROM, model 24LC04, dan mempunyai kapasiti 4Kbit (2*256*8bit). Ia terdiri daripada dua blok 256-bait dan berkomunikasi melalui bas IIC. EEPROM onboard adalah untuk mempelajari cara berkomunikasi dengan bas IIC. Isyarat I2C EEPROM disambungkan ke port IO BANK14 pada bahagian FPGA. Rajah 3-8-1 di bawah menunjukkan reka bentuk EEPROM

Rajah 3-8-1: Skema EEPROM

Rajah 3-8-2: EEPROM pada papan Pembawa

www.alinx.com

47 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Tugasan Pin EEPROM
Nama Bersih EEPROM_I2C_SCL EEPROM_I2C_SDA

PIN FPGA F13 E14

Bahagian 3.9: Pengepala Pengembangan
Papan pembawa dikhaskan dengan dua port pengembangan 0.1-pin standard jarak 40 inci J11 dan J13, yang digunakan untuk menyambungkan modul ALINX atau litar luaran yang direka oleh pengguna. Port pengembangan mempunyai 40 isyarat, di mana bekalan kuasa 1V 5 saluran, bekalan kuasa 2 saluran 3.3 V, pembumian 3 saluran dan 34 IO. Jangan sambungkan IO terus ke peranti 5V untuk mengelakkan FPGA terbakar. Jika anda ingin menyambungkan peralatan 5V, anda perlu menyambungkan cip penukaran tahap.
Perintang 33 ohm disambung secara bersiri antara port pengembangan dan sambungan FPGA untuk melindungi FPGA daripada vol luarantage atau semasa. Litar pelabuhan pengembangan (J11) ditunjukkan dalam Rajah 3-9-1.

Rajah 3-9-1: Skema pengepala pengembangan J11

www.alinx.com

48 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Angka 3-9-2 memperincikan port pengembangan J4 pada papan pembawa. Pin1 dan Pin2 port pengembangan sudah ditandakan pada papan.

Rajah 3-9-2: Pengepala pengembangan J11 pada papan Pembawa

Tugasan Pin Pengepala Pengembangan J11

Nombor Pin

Pin FPGA

Nombor Pin

Pin FPGA

1

GND

2

+5V

3

P16

4

R17

5

R16

6

P15

7

N17

8

P17

9

U16

10

T16

11

U17

12

U18

13

P19

14

R19

15

V18

16

V19

17

U20

18

V20

19

AA9

20

AB10

21

AA10

22

AA11

23

W10

24

V10

25

Y12

26

Y11

27

W12

28

W11

29

AA15

30

AB15

31

Y16

32

AA16

33

AB16

34

AB17

35

W14

36

Y14

37

GND

38

GND

39

+3.3V

40

+3.3V

www.alinx.com

49 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Rajah 3-9-3: Skema pengepala pengembangan J13
Angka 3-9-4 memperincikan port pengembangan J13 pada papan pembawa. Pin1 dan Pin2 port pengembangan sudah ditandakan pada papan.

Rajah 3-9-4: Pengepala pengembangan J13 pada papan pembawa

Tugasan Pin Pengepala Pengembangan J13

Nombor Pin

Pin FPGA

1

GND

3

W16

5

V17

7

U15

Nombor Pin 2 4 6 8

Pin FPGA +5V W15 W17 V15

www.alinx.com

50 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

9

AB21

10

AB22

11

AA21

12

AA20

13

AB20

14

AA19

15

AA18

16

AB18

17

T20

18

Y17

19

W22

20

W21

21

T21

22

U21

23

Y21

24

Y22

25

W20

26

W19

27

Y19

28

Y18

29

V22

30

U22

31

T18

32

R18

33

R14

34

P14

35

N13

36

N14

37

GND

38

GND

39

+3.3V

40

+3.3V

Bahagian 3.10: JTAG Antara muka
AJTAG antara muka dikhaskan pada papan pembawa AX7203 FPGA untuk memuat turun program FPGA atau perisian tegar ke FLASH. Untuk mengelakkan kerosakan pada cip FPGA yang disebabkan oleh palam panas, diod perlindungan ditambah pada JTAG isyarat untuk memastikan bahawa voltage isyarat berada dalam julat yang diterima oleh FPGA untuk mengelakkan kerosakan cip FPGA.

Rajah 3-10-1: JTAG Skema Antara Muka

www.alinx.com

51 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Rajah 3-10-2: JTAG Antara muka pada papan pembawa
Berhati-hati untuk tidak bertukar panas apabila JTAG kabel dipasang dan dicabut.
Bahagian 3.11: Antara muka XADC (tidak dipasang secara lalai)
Papan pembawa AX7203 mempunyai antara muka penyambung XADC yang dilanjutkan, dan penyambung menggunakan pin dua baris pic 2×8 0.1 inci. Antara muka XADC memanjangkan tiga pasang antara muka input berbeza ADC kepada penukar analog-ke-digital 12-Bit 1Msps FPGA. Sepasang antara muka pembezaan disambungkan kepada saluran input analog pembezaan khusus VP/VN FPGA, dan dua pasangan lain disambung secara berbeza kepada saluran input analog tambahan (saluran analog 0 dan saluran analog 9). Rajah 3-11-1 menunjukkan penapis anti-aliasing direka untuk tiga input XADC pembezaan.

Rajah 3-11-1: Skema penapis Anti-Aliasing

www.alinx.com

52 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Rajah 3-11-2: Skema Penyambung XADC

Rajah 3-11-3: Penyambung XADC pada papan Pembawa

Tugasan Pin XADC

Antara Muka XADC

Input Pin FPGA amplilitan

Penerangan

12 56 910

VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13

Puncak ke puncak saluran input XADC khusus FPGA 1V

Puncak ke puncak 1V Puncak ke puncak 1V

Saluran input XADC berbantukan FPGA 9 (boleh digunakan sebagai IO biasa)
Saluran input XADC berbantukan FPGA 0 (boleh digunakan sebagai IO biasa)

Bahagian 3.12: kunci
Papan pembawa AX7203 FPGA mengandungi dua kekunci pengguna KEY1~KEY2. Semua kekunci disambungkan kepada IO biasa FPGA. Kuncinya aktif rendah. Apabila kekunci ditekan, vol input IOtage FPGA adalah rendah. Apabila tiada kekunci ditekan, Input IO voltage FPGA adalah tinggi. Litar bahagian kunci ditunjukkan dalam Rajah 3-12-1.

www.alinx.com

53 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna

Rajah 3-12-1: Skema utama

Rajah 3-13-2: Dua kekunci pada papan Pembawa

kekunci Pin Tugasan
Nama Bersih KEY1 KEY2

PIN FPGA J21 E13

Bahagian 3.13: Lampu LED
Terdapat tujuh LED merah pada papan pembawa AX7203 FPGA, salah satunya ialah penunjuk kuasa (PWR), dua ialah penunjuk penerima dan pemancar data USB Uart, dan empat ialah lampu LED pengguna (LED1~LED4). Apabila papan dihidupkan, penunjuk kuasa akan menyala; LED1~LED4 pengguna disambungkan kepada IO biasa FPGA. Apabila IO voltage disambungkan kepada LED pengguna dikonfigurasikan tahap rendah, LED pengguna menyala. Apabila IO voltage dikonfigurasikan sebagai tahap tinggi, LED pengguna akan dipadamkan. The

www.alinx.com

54 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
gambarajah skema sambungan perkakasan LED pengguna ditunjukkan dalam Rajah 3-13-1.

Rajah 3-13-1: Skema LED Pengguna

Rajah 3-13-2: LED Pengguna pada papan Pembawa

Penetapan pin lampu LED pengguna
Nama Isyarat LED1 LED2 LED3 LED4

PIN FPGA B13 C13 D14 D15

Bahagian 3.14: Bekalan Kuasa
Input kuasa voltage papan pembangunan AX7203 FPGA ialah DC12V. Papan pembangunan juga menyokong kuasa daripada antara muka PCIe dan menyokong bekalan kuasa terus daripada bekalan kuasa casis ATX (12V).

www.alinx.com

55 /

ARTIX-7 FPGA Development Board AX7203 Manual Pengguna
Rajah 3-14-1: Kaedah bekalan kuasa untuk Papan FPGA AX7203 Papan pembawa FPGA menukar vol +12Vtage ke dalam +5V, +3.3V, +1.8V dan +1.2V bekalan kuasa empat hala melalui cip bekalan kuasa DC/DC 4 saluran MP1482. Selain itu, bekalan kuasa +5V pada papan pembawa FPGA membekalkan kuasa kepada papan teras FPGA AC7100B melalui penyambung antara papan. Reka bentuk bekalan kuasa pada pengembangan ditunjukkan dalam Rajah 3-14-2.

Rajah 3-14-2: Skema bekalan kuasa pada papan Pembawa

www.alinx.com

56 /

ARTIX-7 Papan Pembangunan FPGA AX7203 Manual Pengguna Rajah 3-14-3: Litar Bekalan Kuasa pada papan Pembawa

www.alinx.com

57 /

Dokumen / Sumber

Papan Pembangunan FPGA ALINX AX7203 [pdf] Manual Pengguna AX7203 FPGA Development Board, AX7203, FPGA Development Board, Development Board, Board

Rujukan

• Manual Pengguna