Papan Pembangunan FPGA ALINX AC7Z020 ZYNQ7000

Maklumat Produk

Papan Pembangunan FPGA ZYNQ7000 ialah papan pembangunan yang menampilkan cip XC7Z100-1CLG400I, yang merupakan sebahagian daripada siri ZYNQ7000. Ia mempunyai pemproses aplikasi berasaskan CortexA9 dwi-teras ARM dengan kelajuan jam sehingga 800MHz, RAM pada cip 256KB dan antara muka storan luaran yang menyokong antara muka DDR16, DDR32 2/3 bit. Papan ini juga mempunyai dua sokongan Gigabit NIC, dua antara muka USB2.0 OTG, dua antara muka bas CAN2.0B, dua kad SD, SDIO, pengawal serasi MMC, 2 SPI, 2 UART, 2 antara muka I2C dan 4 pasang GPIO 32bit. Papan ini mempunyai papan teras (AC7Z010) yang menggunakan dua cip DDR41 MT128K16M107TW-3 Micron dengan kapasiti gabungan 256MB dan lebar bas data 32-bit. Papan ini juga mempunyai LED pengguna, kekunci pengguna, pengepala pengembangan, JTAG port nyahpepijat, dan bekalan kuasa.

Arahan Penggunaan Produk

Untuk menggunakan Lembaga Pembangunan FPGA ZYNQ7000, ikut langkah berikut:

1. Sambungkan bekalan kuasa ke papan.
2. Sambungkan papan ke komputer anda menggunakan kabel USB.
3. Pasang sebarang pemacu yang diperlukan untuk papan pada komputer anda.
4. Buka persekitaran pembangunan perisian anda dan buat projek baharu.
5. Konfigurasikan tetapan projek anda untuk menggunakan ZYNQ7000 FPGA Development Board.
6. Tulis kod anda dan susunkannya.
7. Muat naik kod yang disusun ke papan menggunakan JTAG port nyahpepijat.
8. Uji kod anda pada papan.

Nota: Rujuk manual pengguna untuk maklumat lebih terperinci tentang ciri dan penggunaan papan.

Rekod Versi

Versi	tarikh	Keluaran Oleh	Penerangan
Wahyu 1.0	2019-12-15	Rachel Zhou	Keluaran Pertama

Papan teras AC7Z010

Papan teras AC7Z010 Pengenalan

• AC7Z010 (model papan teras, sama di bawah) Papan teras FPGA, cip ZYNQ adalah berdasarkan XC7Z010-1CLG400I daripada syarikat XILINX siri ZYNQ7000. Sistem PS cip ZYNQ menyepadukan dua pemproses ARM CortexTM-A9, sambungan AMBA®, memori dalaman, antara muka memori luaran dan persisian. FPGA cip ZYNQ mengandungi banyak sel logik boleh atur cara, DSP dan RAM dalaman.
• Papan teras ini menggunakan dua cip DDR41 MT128K16M107TW-3 Micron, yang setiap satunya mempunyai kapasiti 256MB; kedua-dua cip DDR bergabung untuk membentuk lebar bas data 32-bit, dan kekerapan jam membaca dan menulis data antara ZYNQ dan DDR3 Sehingga 533Mhz; konfigurasi ini boleh memenuhi keperluan pemprosesan data jalur lebar tinggi sistem
• Untuk menyambung dengan papan pembawa, dua penyambung papan ke papan pada papan teras ini dilanjutkan dengan port USB pada sisi PS, antara muka Gigabit Ethernet, slot kad SD dan port MIO yang lain (48). Serta hampir semua port IO (100) BANK13 (hanya untuk AC7Z010), BAN34 dan BANK35 pada bahagian PL, tahap IO BANK34 dan BANK35 boleh disediakan melalui papan pembawa untuk memenuhi keperluan pengguna untuk antara muka tahap yang berbeza. Bagi pengguna yang memerlukan banyak IO, papan teras ini akan menjadi pilihan yang baik. Dan bahagian sambungan IO, cip ZYNQ ke antara muka antara panjang yang sama dan pemprosesan pembezaan, dan saiz papan teras hanya 35 * 42 (mm), yang sangat sesuai untuk pembangunan menengah.

Cip ZYNQ

Papan teras FPGA AC7Z010 menggunakan cip siri Zynq7000 Xilinx, modul XC7Z010-1CLG400I. Sistem PS cip menyepadukan dua pemproses ARM Cortex™-A9, sambungan AMBA®, memori dalaman, antara muka memori luaran dan peranti peranti. Peranti ini terutamanya termasuk antara muka bas USB, antara muka Ethernet, antara muka SD/SDIO, antara muka bas I2C, antara muka bas CAN, antara muka UART, GPIO dan lain-lain. PS boleh beroperasi secara bebas dan dihidupkan dengan menghidupkan atau menetapkan semula. Rajah 2-2-1 memperincikan Gambarajah Blok Keseluruhan Cip ZYNQ7000.

Parameter utama bahagian sistem PS adalah seperti berikut:

• Pemproses aplikasi berasaskan CortexA9 dwi-teras ARM, seni bina ARM-v7, sehingga 800MHz
• Arahan 32KB tahap 1 dan cache data setiap CPU, cache tahap 512 2KB 2 bahagian CPU
• ROM but pada cip dan RAM pada cip 256KB
• Antara muka storan luaran, menyokong 16/32 bit DDR2, antara muka DDR3
• Dua sokongan NIC Gigabit: antara muka DMA, GMII, RGMII, SGMII divergen-agregat
• Dua antara muka OTG USB2.0, setiap satu menyokong sehingga 12 nod
• Dua antara muka bas CAN2.0B
• Dua kad SD, SDIO, pengawal serasi MMC
• 2 SPI, 2 UART, 2 antara muka I2C
• 4 pasang GPIO 32bit, 54 (32 + 22) sebagai sistem PS IO, 64 disambungkan ke PL
• Sambungan lebar jalur tinggi dalam PS dan PS ke PL

Parameter utama bahagian logik PL adalah seperti berikut:

• Sel Logik: 28K
• Jadual Carian (LUT): 17600
• Selipar: 35,200
• 18x25MACC: 80
• Blok RAM: 240KB
• Dua penukar AD untuk vol pada ciptage, penderiaan suhu dan sehingga 17 saluran input pembezaan luaran, 1MBPS
• Gred kelajuan cip XC7Z100-1CLG400I ialah -1, gred perindustrian, pakej ialah BGA400, pic pin ialah 0.8mm definisi model cip khusus siri ZYNQ7000 ditunjukkan dalam Rajah 2-2-2

DRAM DDR3

• Papan teras FPGA AC7Z010 dilengkapi dengan dua cip Micron DDR3 SDRAM (jumlah 1GB), model MT41K128M16TW-107 (Serasi dengan Hynix
• H5TQ2G63AFR-PBI). Jumlah lebar bas DDR3 SDRAM ialah 32bit. DDR3 SDRAM beroperasi pada kelajuan maksimum 533MHz (kadar data1066Mbps). Sistem memori DDR3 disambungkan terus ke antara muka memori BANK 502 Sistem Pemprosesan ZYNQ (PS). Konfigurasi khusus DDR3 SDRAM ditunjukkan dalam Jadual 2-3-1 di bawah:

Nombor Bit	Model Cip	Kapasiti	Kilang
U8,U9	MT41K128M16TW-107	256M x 16bit	Mikron

Jadual 2-3-1: Konfigurasi DDR3 SDRAM

Reka bentuk perkakasan DDR3 memerlukan pertimbangan yang ketat terhadap integriti isyarat. Kami telah mempertimbangkan sepenuhnya rintangan perintang/terminal yang sepadan, kawalan impedans surih dan kawalan panjang surih dalam reka bentuk litar dan reka bentuk PCB untuk memastikan operasi DDR3 berkelajuan tinggi dan stabil.

Tugasan pin DRAM DDR3:

Nama Isyarat	Nama Pin ZYNQ	Nombor Pin ZYNQ
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_RESET	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

Denyar QSPI

Papan teras FPGA AC7Z010 dilengkapi dengan satu cip FLASH Quad-SPI 256MBit, model denyar ialah W25Q256FVEI, yang menggunakan voltan CMOS 3.3Vtage standard. Oleh kerana sifat QSPI FLASH yang tidak meruap, ia boleh digunakan sebagai peranti but untuk sistem menyimpan imej but sistem. Imej ini terutamanya termasuk bit FPGA files, kod aplikasi ARM dan data pengguna lain files. Model khusus dan parameter berkaitan QSPI FLASH ditunjukkan dalam Jadual 2-4-1.

kedudukan	Model	Kapasiti	Kilang
U15	W25Q256FVEI	32M Bait	Winbond

Jadual 2-4-1: Spesifikasi QSPI FLASH
QSPI FLASH disambungkan ke port GPIO BANK500 dalam bahagian PS cip ZYNQ. Dalam reka bentuk sistem, fungsi port GPIO port PS ini perlu dikonfigurasikan sebagai antara muka QSPI FLASH. Rajah 2-4-1 menunjukkan Denyar QSPI dalam skema.

Konfigurasikan tugasan pin cip:

Nama Isyarat	Nama Pin ZYNQ	Nombor Pin ZYNQ
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

Konfigurasi jam

Papan teras AC7Z010 menyediakan jam aktif untuk sistem PS, supaya sistem PS boleh berfungsi secara bebas.
Sumber jam sistem PS
Cip ZYNQ menyediakan input jam 33.333333MHz untuk bahagian PS melalui kristal X1 pada papan teras. Input jam disambungkan ke pin PS_CLK_500 cip ZYNQ BANK500. Rajah skematiknya ditunjukkan dalam Rajah 2-5-1:

Tugasan pin jam:

Nama isyarat	Pin ZYNQ
PS_CLK_500	E7

Bekalan Kuasa
Bekalan kuasa voltage daripada papan teras AC7Z010 ialah DC5V, yang dibekalkan dengan menyambungkan papan pembawa. Selain itu, kuasa BANK34 dan BANK35 juga disediakan melalui papan pembawa. Gambarajah skematik reka bentuk bekalan kuasa pada papan teras ditunjukkan dalam Rajah 2-6-1:

Papan pembangunan FPGA dikuasakan oleh + 5V, dan ditukar kepada + 1.0V, + 1.8V, + 1.5V, + 3.3V empat bekalan kuasa melalui empat cip kuasa DC / DC. Arus keluaran + 1.0V boleh mencapai 6A, + 1.8V dan + 1.5V arus keluaran kuasa ialah 3A, + arus keluaran 3.3V ialah 500mA. J29 juga mempunyai 4 pin setiap satu untuk membekalkan kuasa kepada FPGA BANK34 dan BANK35. Lalai ialah 3.3V. Pengguna boleh menukar kuasa BANK34 dan BANK35 dengan menukar VCCIO34 dan VCCIO35 pada satah belakang. 1.5V menjana VTT dan VREF voltages diperlukan oleh DDR3 melalui TPS51206 TI. Fungsi setiap pengagihan kuasa ditunjukkan dalam jadual berikut:

Bekalan Kuasa	Fungsi
+1.0V	Bahagian ZYNQ PS dan PL Vol Terastage
+1.8V	ZYNQ PS dan PL separa tambahan voltage BANK501 IO jldtage
+3.3V	ZYNQ Bank0,Bank500,QSIP FLASH Kristal jam

+1.5V	DDR3, ZYNQ Bank501
VREF,VTT(+0.75V)	DDR3
VCCIO34/35	Bank34, Bank35

Oleh kerana bekalan kuasa ZYNQ FPGA mempunyai keperluan jujukan kuasa hidup, dalam reka bentuk litar, kami telah mereka bentuk mengikut keperluan kuasa cip. Urutan kuasa hidup ialah+1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) reka bentuk litar untuk memastikan operasi normal cip. Oleh kerana piawaian tahap BANK34 dan BANK35 ditentukan oleh bekalan kuasa yang disediakan oleh papan pembawa, yang tertinggi ialah 3.3V. Apabila anda mereka bentuk papan pembawa untuk menyediakan kuasa VCCIO34 dan VCCIO35 untuk papan teras, jujukan kuasa hidup lebih perlahan daripada + 5V.

Dimensi Saiz Papan Teras AC7Z010

Tugasan pin Penyambung Papan ke Papan
Papan teras mempunyai sejumlah dua port pengembangan berkelajuan tinggi. Ia menggunakan dua penyambung antara papan 120-pin (J29/J30) untuk menyambung ke papan pembawa. Jarak PIN penyambung papan ke papan ialah 0.5mm, antaranya, J29 disambungkan kepada kuasa 5V, input kuasa VCCIO, beberapa isyarat IO dan JTAG isyarat, dan J30 disambungkan kepada isyarat IO dan MIO yang tinggal. Tahap IO BANK34 dan BANK35 boleh diubah dengan melaraskan input VCCIO pada penyambung, tahap tertinggi tidak melebihi 3.3V. Papan pembawa AX7Z010 yang kami reka ialah 3.3V secara lalai. Ambil perhatian bahawa IO BANK13 tidak

Pin tugasan papan ke penyambung papan J29

Pin J29	isyarat  Nama	Pin ZYNQ Nombor	Pin J29	Nama Isyarat	Pin ZYNQ Nombor
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	GND	–	10	GND	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	GND	–	20	GND	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	GND	–	30	GND	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	V13
39	GND	–	40	GND	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	GND	–	50	GND	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18
59	GND	–	60	GND	–

61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	GND	–	70	GND	–
71	IO34_L4P	V12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	GND	–	80	GND	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	GND	–	90	GND	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	GND	–	100	GND	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	GND	–	110	GND	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_DONE	R11

Pin tugasan papan ke penyambung papan J30

Pin J30	Nama Isyarat	Pin ZYNQ Nombor	Pin J30	Nama Isyarat	ZYNQ Nombor Pin
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	GND	T13	10	GND	T13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	GND	T13	20	GND	T13
21	IO35_L8P	M17	22	IO35_L9N	L20
23	IO35_L8N	M18	24	IO35_L9P	L19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	GND	T13	30	GND	T13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	GND	T13	40	GND	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	GND	T13	50	GND	T13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	M14
57	IO35_L22P	L14	58	IO35_L23N	M15
59	GND	T13	60	GND	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	GND	T13	70	GND	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	GND	T13	80	GND	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	GND	T13	90	GND	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	GND	T13	100	GND	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	GND	T13	110	GND	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

www.alinx.com

Dokumen / Sumber

Papan Pembangunan FPGA ALINX AC7Z020 ZYNQ7000 [pdf] Manual Pengguna AC7Z020, AC7Z020 ZYNQ7000 FPGA Development Board, ZYNQ7000 FPGA Development Board, FPGA Development Board, Development Board, Board

Rujukan

• Manual Pengguna