VHDL VITAL™
Panduan Simulasi

pengenalan

Panduan Simulasi Vital VHDL ini mengandungi maklumat tentang menggunakan ModelSim untuk mensimulasikan reka bentuk untuk peranti Microsemi SoC. Rujuk bantuan dalam talian untuk mendapatkan maklumat tambahan tentang menggunakan perisian SoC.
Rujuk dokumentasi yang disertakan dengan simulator anda untuk mendapatkan maklumat tentang melakukan simulasi.

Andaian Dokumen
Dokumen ini menganggap perkara berikut:

1. Anda telah memasang perisian Libero SoC. Dokumen ini adalah untuk perisian Libero SoC v10.0 dan ke atas. Untuk versi perisian terdahulu, lihat bahagian Panduan Simulasi Vital VHDL Legasi.
2. Anda telah memasang simulator VHDL VITAL anda.
3. Anda biasa dengan stesen kerja dan sistem pengendalian UNIX atau dengan PC dan persekitaran pengendalian Windows.
4. Anda biasa dengan seni bina FPGA dan perisian reka bentuk FPGA.

Konvensyen Dokumen
Dokumen ini menggunakan pembolehubah berikut:

• Perpustakaan keluarga FPGA ditunjukkan sebagai . Gantikan pembolehubah keluarga FPGA yang dikehendaki dengan keluarga peranti mengikut keperluan. Untuk example: vcom -kerja .vhd
• Perpustakaan VHDL yang disusun ditunjukkan sebagai . Pengganti untuk pembolehubah keluarga VHDL yang dikehendaki mengikut keperluan. Bahasa VHDL memerlukan nama perpustakaan bermula dengan aksara alfa.

Bantuan Dalam Talian
Perisian Microsemi SoC disertakan dengan bantuan dalam talian. Bantuan dalam talian khusus untuk setiap alat perisian tersedia daripada menu Bantuan.

Persediaan

Bab ini mengandungi maklumat tentang menyediakan simulator ModelSim untuk mensimulasikan reka bentuk Microsemi SoC.
Bab ini merangkumi keperluan perisian, langkah yang menerangkan cara menyusun perpustakaan Microsemi SoC FPGA dan maklumat persediaan lain untuk alat simulasi yang anda gunakan.

Keperluan Perisian
Maklumat dalam panduan ini terpakai pada Microsemi Libero SoC Software v10.0 dan ke atas dan simulator VHDL yang mematuhi IEEE1076.
Selain itu, panduan ini mengandungi maklumat tentang menggunakan simulator ModelSim.
Untuk maklumat khusus tentang versi mana yang disokong oleh keluaran ini, pergi ke sistem sokongan teknikal pada Microsemi web tapak (http://www.actel.com/custsup/search.html) dan cari kata kunci pihak ketiga.

ModelSim
Memandangkan laluan pemasangan berbeza untuk setiap pengguna dan setiap pemasangan, dokumen ini menggunakan $ALSDIR untuk menunjukkan lokasi di mana perisian dipasang. Jika anda pengguna Unix, cuma buat pembolehubah persekitaran yang dipanggil ALSDIR dan tetapkan nilainya kepada laluan pemasangan. Jika anda pengguna Windows, gantikan $ALSDIR dengan laluan pemasangan dalam arahan.
Gunakan prosedur berikut untuk menyusun perpustakaan untuk simulator ModelSim. Taipkan arahan UNIX pada gesaan UNIX. Taipkan arahan Windows pada baris arahan tetingkap ModelSim Transcript.
Perintah di bawah adalah untuk Windows. Untuk membuat arahan berfungsi untuk UNIX, gunakan garis miring ke hadapan dan bukannya garis miring belakang.

Prosedur ini menyusun perpustakaan Microsemi VITAL dalam direktori $ALSDIR\lib\vtl\95\mti. Anda mesti menyusun model perpustakaan FPGA agar perpustakaan VITAL berfungsi dengan baik.
Nota: Jika sudah ada direktori MTI dalam direktori $ALSDIR\lib\vtl\95, perpustakaan yang disusun mungkin ada dan anda mungkin tidak perlu melakukan prosedur berikut.

1. Buat perpustakaan yang dipanggil mti dalam direktori $ALSDIR\lib\vtl\95.
2. Ajak simulator ModelSim (Windows sahaja).
3. Tukar kepada direktori $ALSDIR\lib\vtl\95\mti. Masukkan arahan berikut pada gesaan: cd $ALSDIR\lib\vtl\95\mti
4. Buat a perpustakaan keluarga. Masukkan arahan berikut pada gesaan: vlib
5. Petakan perpustakaan VITAL ke direktori. Masukkan arahan berikut pada gesaan: vmap $ALSDIR\lib\vtl\95\mti\
6. Susun perpustakaan VITAL anda.
   vcom -kerja ../ .vhd
   Untuk example, untuk menyusun perpustakaan 40MX untuk simulator anda, taip arahan berikut: vcom -work a40mx ../40mx.vhd
7. (Pilihan) Susun pustaka migrasi. Hanya lakukan langkah ini jika anda perlu menggunakan pustaka migrasi. Taip arahan berikut pada gesaan: vcom -work ../ _mig.vhd

Aliran Reka Bentuk

Bab ini menerangkan aliran reka bentuk untuk simulasi reka bentuk dengan alat simulasi patuh VHDL VITAL.

Aliran Reka Bentuk VHDL VITAL
Aliran reka bentuk VHDL VITAL mempunyai empat langkah utama:

1. Cipta Reka Bentuk
2. Melaksanakan Reka Bentuk
3. Pengaturcaraan
4. Pengesahan Sistem

Bahagian berikut memperincikan langkah-langkah ini.

Cipta Reka Bentuk
Semasa penciptaan/pengesahan reka bentuk, reka bentuk ditangkap dalam sumber VHDL (tingkah laku) peringkat RTL file.
Selepas menangkap reka bentuk, anda boleh melakukan simulasi tingkah laku VHDL file untuk mengesahkan bahawa kod VHDL adalah betul. Kod tersebut kemudiannya disintesis ke dalam senarai bersih VHDL peringkat gerbang (struktur). Selepas sintesis, anda boleh melakukan simulasi struktur pra-reka letak pilihan bagi reka bentuk. Akhir sekali, senarai bersih EDIF dijana untuk digunakan dalam Libero SoC dan senarai bersih pasca susun atur struktur VHDL dijana untuk simulasi pemasaan dalam simulator patuh VHDL VITAL.

Kemasukan Sumber VHDL
Masukkan sumber reka bentuk VHDL anda menggunakan editor teks atau editor HDL sensitif konteks. Sumber reka bentuk VHDL anda boleh mengandungi binaan peringkat RTL, serta instantiasi elemen struktur, seperti teras SoC Libero.

Simulasi Tingkah Laku
Lakukan simulasi tingkah laku reka bentuk anda sebelum sintesis. Simulasi tingkah laku mengesahkan kefungsian kod VHDL anda. Biasanya, anda menggunakan sifar kelewatan dan bangku ujian VHDL standard untuk memandu simulasi. Rujuk dokumentasi yang disertakan dengan alat simulasi anda untuk mendapatkan maklumat tentang melaksanakan simulasi berfungsi.

Sintesis
Selepas anda mencipta sumber reka bentuk VHDL tingkah laku anda, anda mesti mensintesisnya. Sintesis mengubah VHDL tingkah laku file menjadi senarai bersih peringkat pintu dan mengoptimumkan reka bentuk untuk teknologi sasaran. Dokumentasi yang disertakan dengan alat sintesis anda mengandungi maklumat tentang melaksanakan sintesis reka bentuk.

Penjanaan Senarai Net EDIF
Selepas anda membuat, mensintesis dan mengesahkan reka bentuk anda, perisian menjana senarai bersih EDIF untuk tempat-dan-laluan dalam Libero SoC.
Senarai bersih EDIF ini juga digunakan untuk menjana senarai bersih VHDL struktur untuk digunakan dalam simulasi struktur.

Penjanaan Senarai Bersih VHDL Struktural
Libero SoC menjana senarai bersih VHDL peringkat get daripada senarai bersih EDIF anda untuk digunakan dalam simulasi struktur prasusun sintesis pasca.
The file tersedia dalam direktori /synthesis jika anda ingin melakukan simulasi secara manual.
Simulasi Struktur
Lakukan simulasi struktur sebelum meletakkan dan menghala. Simulasi struktur mengesahkan kefungsian senarai bersih VHDL struktur pra-susun sintesis pasca sintesis anda. Kelewatan unit yang disertakan dalam perpustakaan Libero SoC VITAL yang disusun digunakan. Rujuk dokumentasi yang disertakan dengan alat simulasi anda untuk mendapatkan maklumat tentang melaksanakan simulasi struktur.

Melaksanakan Reka Bentuk
Semasa pelaksanaan reka bentuk, anda meletakkan dan menghalakan reka bentuk menggunakan Libero SoC. Selain itu, anda boleh melakukan analisis masa. Selepas tempat dan laluan, lakukan simulasi susun atur (masa) pos dengan simulator yang mematuhi VHDL VITAL.
Pengaturcaraan
Program peranti dengan perisian pengaturcaraan dan perkakasan daripada Microsemi SoC atau sistem pengaturcaraan pihak ketiga yang disokong. Rujuk bantuan dalam talian pengaturcara untuk mendapatkan maklumat tentang pengaturcaraan peranti Microsemi SoC.
Pengesahan Sistem
Anda boleh melakukan pengesahan sistem pada peranti yang diprogramkan menggunakan alat diagnostik Silicon Explorer.
Rujuk Permulaan Pantas Penjelajah Silikon untuk maklumat tentang menggunakan Penjelajah Silikon.

Menjana Netlist

Bab ini menerangkan prosedur untuk menjana senarai bersih EDIF dan struktur VHDL.
Menjana Senarai Net EDIF
Selepas menangkap skema anda atau mensintesis reka bentuk anda, hasilkan senarai bersih EDIF daripada tangkapan skematik atau alat sintesis anda. Gunakan senarai bersih EDIF untuk tempat dan laluan. Rujuk dokumentasi yang disertakan dengan tangkapan skematik atau alat sintesis anda untuk mendapatkan maklumat tentang menjana senarai bersih EDIF.
Menjana Senarai Netlist VHDL Berstruktur
Senarai bersih VHDL berstruktur files dijana secara automatik sebagai sebahagian daripada projek Libero SoC anda.
Anda boleh mencari senarai bersih VHDL anda files dalam direktori /sintesis projek Libero anda. Untuk example, jika direktori projek anda dinamakan project1, maka netlist anda files berada dalam /project1/synthesis.
Sesetengah keluarga membolehkan anda mengeksport ini files secara manual untuk digunakan dalam alat luaran. Jika peranti anda menyokong ciri ini, anda boleh mengeksport senarai bersih files daripada Alat > Eksport > Senarai Net.

Simulasi dengan ModelSim

Bab ini menerangkan langkah-langkah untuk melakukan simulasi tingkah laku, struktur dan pemasaan menggunakan simulator ModelSim.
Prosedur yang ditunjukkan adalah untuk PC. Prosedur persediaan yang sama berfungsi sama untuk UNIX. Gunakan garis miring ke hadapan menggantikan garis miring belakang. Untuk PC, taip arahan ke dalam tetingkap MTI. Untuk UNIX, taip arahan ke dalam tetingkap UNIX.

Simulasi Tingkah Laku
Gunakan prosedur berikut untuk melakukan simulasi tingkah laku reka bentuk. Rujuk kepada dokumentasi
disertakan dengan alat simulasi anda untuk mendapatkan maklumat tambahan tentang melaksanakan simulasi tingkah laku.

1. Ajak simulator ModelSim anda. (PC sahaja)
2. Tukar direktori kepada direktori projek anda. Direktori ini mesti termasuk reka bentuk VHDL anda files dan meja ujian. Jenis: cd
3. Peta ke Perpustakaan. Jika mana-mana teras diwujudkan dalam sumber VHDL anda, taip arahan berikut untuk memetakannya ke perpustakaan VITAL yang disusun: vmap $ALSDIR\lib\vtl\95\mti\
   Untuk merujuk pustaka keluarga dalam reka bentuk VHDL anda files, tambahkan baris berikut pada reka bentuk VHDL anda files: perpustakaan ; guna .komponen.semua;
4. Buat direktori "kerja". Jenis: kerja vlib
5. Peta ke direktori "kerja". Taip arahan berikut: vmap work .\work
6. Lakukan simulasi tingkah laku reka bentuk anda. Untuk melakukan simulasi tingkah laku menggunakan simulator VSystem atau ModelSim anda, susun reka bentuk VHDL dan meja ujian anda files dan jalankan simulasi. Untuk reka bentuk hierarki, susun blok reka bentuk peringkat rendah sebelum blok reka bentuk peringkat lebih tinggi.

Arahan berikut menunjukkan cara menyusun reka bentuk VHDL dan testbench files:
vcom -93 .vhd
vcom -93 .vhd

Untuk mensimulasikan reka bentuk, taip:
vsim
Untuk example:
vsim test_adder_behave
Pasangan entiti-arkitektur yang ditentukan oleh konfigurasi bernama test_adder_behave dalam testbench akan disimulasikan. Jika reka bentuk anda mengandungi teras PLL, gunakan resolusi 1ps:
vsim -t ps
Untuk example:
vsim -t ps test_adder_behave

Simulasi Struktur
Gunakan prosedur berikut untuk melakukan simulasi struktur.

1. Hasilkan senarai bersih VHDL berstruktur. Jika anda menggunakan Synopsys Design Compiler, hasilkan senarai bersih VHDL struktur menggunakan alat ini.
   Jika anda menggunakan alat sintesis lain, jana VHDL peringkat get daripada senarai bersih EDIF anda dengan menggunakan file dijana secara automatik dalam projek anda. Sesetengah keluarga reka bentuk membolehkan anda menjana files terus dari menu Tools > Export > Netlist.
   Nota: VHDL yang dihasilkan menggunakan std_logic untuk semua port. Port bas akan berada dalam susunan bit yang sama seperti yang dipaparkan dalam senarai bersih EDIF.
2. Peta ke perpustakaan VITAL. Jalankan arahan berikut untuk memetakan perpustakaan VITAL yang disusun.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Susun senarai bersih struktur. Susun reka bentuk VHDL dan meja ujian anda files. Arahan berikut menunjukkan cara menyusun reka bentuk VHDL dan testbench files:
   vcom -hanya e -93 .vhd
   vcom -hanya -93 .vhd
   vcom .vhd
   Nota: Pertama, aplikasi menyusun entiti. Kemudian, ia menyusun seni bina, seperti yang diperlukan untuk senarai bersih VHDL yang ditulis oleh beberapa alat.
4. Jalankan simulasi struktur. Untuk mensimulasikan reka bentuk anda, taip: vsim
   Untuk example: vsim test_adder_structure
   Pasangan entiti-arkitektur yang ditentukan oleh konfigurasi bernama test_adder_structure dalam testbench akan disimulasikan.
   Jika reka bentuk anda mengandungi teras PLL, gunakan resolusi 1ps: vsim -t ps
   Untuk example: vsim -t ps test_adder_structure

Simulasi Masa
Untuk melaksanakan simulasi masa:

1. Jika anda belum berbuat demikian, beri anotasi belakang reka bentuk anda dan buat meja ujian anda.
2. Untuk melakukan simulasi pemasaan menggunakan simulator V-System atau ModelSim anda, susun reka bentuk VHDL dan meja ujian anda files, jika mereka belum lagi disusun untuk simulasi struktur, dan jalankan simulasi. Arahan berikut menunjukkan cara menyusun reka bentuk VHDL dan testbench files:
   vcom -hanya e -93 .vhd
   vcom -hanya -93 .vhd
   vcom .vhd
   Nota: Melaksanakan langkah sebelumnya menghimpun entiti dahulu dan kemudian seni bina, seperti yang diperlukan untuk senarai bersih VHDL yang ditulis oleh beberapa alatan.
3. Jalankan simulasi anotasi belakang menggunakan maklumat masa dalam SDF file. Jenis: vsim -sdf[maks|taip|min] / = .sdf -c
   The pilihan menentukan rantau (atau laluan) kepada contoh dalam reka bentuk di mana anotasi belakang bermula. Anda boleh menggunakannya untuk menentukan contoh FPGA tertentu dalam reka bentuk sistem yang lebih besar atau meja ujian yang ingin anda sandarkan anotasi. Untuk example: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   Dalam bekas iniampOleh itu, penambah entiti telah dijadikan contoh sebagai "uut" dalam meja ujian. Pasangan entiti-arkitektur yang ditentukan oleh konfigurasi bernama "test_adder_structural" dalam testbench akan disimulasikan menggunakan kelewatan maksimum yang dinyatakan dalam SDF file.
   Jika reka bentuk anda mengandungi teras PLL, gunakan resolusi 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Untuk example: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Sokongan Produk

Microsemi SoC Products Group menyokong produknya dengan pelbagai perkhidmatan sokongan, termasuk Khidmat Pelanggan, Pusat Sokongan Teknikal Pelanggan, a webtapak, mel elektronik dan pejabat jualan di seluruh dunia.
Lampiran ini mengandungi maklumat tentang menghubungi Microsemi SoC Products Group dan menggunakan perkhidmatan sokongan ini.

Perkhidmatan Pelanggan
Hubungi Khidmat Pelanggan untuk mendapatkan sokongan produk bukan teknikal, seperti harga produk, peningkatan produk, maklumat kemas kini, status pesanan dan kebenaran.
Dari Amerika Utara, hubungi 800.262.1060
Dari seluruh dunia, hubungi 650.318.4460
Faks, dari mana-mana sahaja di dunia, 408.643.6913

Pusat Sokongan Teknikal Pelanggan
Microsemi SoC Products Group mengendalikan Pusat Sokongan Teknikal Pelanggannya dengan jurutera berkemahiran tinggi yang boleh membantu menjawab soalan perkakasan, perisian dan reka bentuk anda tentang Produk Microsemi SoC. Pusat Sokongan Teknikal Pelanggan menghabiskan banyak masa untuk mencipta nota aplikasi, jawapan kepada soalan kitaran reka bentuk biasa, dokumentasi isu yang diketahui dan pelbagai Soalan Lazim. Jadi, sebelum anda menghubungi kami, sila lawati sumber dalam talian kami. Kemungkinan besar kami telah menjawab soalan anda.

Sokongan Teknikal
Lawati Sokongan Pelanggan webtapak (www.microsemi.com/soc/support/search/default.aspx) untuk maklumat lanjut dan sokongan. Banyak jawapan tersedia pada yang boleh dicari web sumber termasuk gambar rajah, ilustrasi dan pautan kepada sumber lain pada webtapak.

Webtapak
Anda boleh menyemak imbas pelbagai maklumat teknikal dan bukan teknikal pada halaman utama SoC, di www.microsemi.com/soc.

Menghubungi Pusat Sokongan Teknikal Pelanggan
Jurutera berkemahiran tinggi kakitangan Pusat Sokongan Teknikal. Pusat Sokongan Teknikal boleh dihubungi melalui e-mel atau melalui Kumpulan Produk Microsemi SoC webtapak.
E-mel
Anda boleh menyampaikan soalan teknikal anda ke alamat e-mel kami dan menerima jawapan kembali melalui e-mel, faks atau telefon. Selain itu, jika anda mempunyai masalah reka bentuk, anda boleh menghantar e-mel reka bentuk anda files untuk menerima bantuan.
Kami sentiasa memantau akaun e-mel sepanjang hari. Semasa menghantar permintaan anda kepada kami, sila pastikan anda memasukkan nama penuh, nama syarikat dan maklumat hubungan anda untuk pemprosesan permintaan anda dengan cekap.
Alamat e-mel sokongan teknikal ialah soc_tech@microsemi.com.

Kes Saya
Pelanggan Microsemi SoC Products Group boleh menyerahkan dan menjejaki kes teknikal dalam talian dengan pergi ke My Cases.
Di luar AS
Pelanggan yang memerlukan bantuan di luar zon waktu AS boleh sama ada menghubungi sokongan teknikal melalui e-mel (soc_tech@microsemi.com) atau hubungi pejabat jualan tempatan. Penyenaraian pejabat jualan boleh didapati di www.microsemi.com/soc/company/contact/default.aspx.

Sokongan Teknikal ITAR
Untuk sokongan teknikal mengenai FPGA RH dan RT yang dikawal oleh Peraturan Trafik Senjata Antarabangsa (ITAR), hubungi kami melalui soc_tech_itar@microsemi.com. Sebagai alternatif, dalam Kes Saya, pilih Ya dalam senarai juntai bawah ITAR. Untuk senarai lengkap FPGA Microsemi yang dikawal oleh ITAR, lawati ITAR web muka surat.

Ibu Pejabat Korporat Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
Dalam Amerika Syarikat: +1 949-380-6100
Jualan: +1 949-380-6136
Faks: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) menawarkan portfolio komprehensif penyelesaian semikonduktor untuk: aeroangkasa, pertahanan dan keselamatan; perusahaan dan komunikasi; dan pasaran perindustrian dan tenaga alternatif. Produk termasuk peranti analog dan RF berprestasi tinggi, kebolehpercayaan tinggi, isyarat bercampur dan litar bersepadu RF, SoC yang boleh disesuaikan, FPGA dan subsistem yang lengkap. Microsemi beribu pejabat di Aliso Viejo, Calif. Ketahui lebih lanjut di www.microsemi.com.

© 2012 Microsemi Corporation. Hak cipta terpelihara. Microsemi dan logo Microsemi ialah tanda dagangan Microsemi Corporation. Semua tanda dagangan dan tanda perkhidmatan lain adalah hak milik pemilik masing-masing.
5-57-9006-12/11.12

Dokumen / Sumber

Microchip VHDL VITAL SoC Design Suite Versi [pdf] Panduan Pengguna Versi 2024.2 hingga 12.0, VHDL VITAL SoC Design Suite Versions, VHDL VITAL, SoC Design Suite Versions, Suite Versions, Versions

Rujukan

• Manual Pengguna