intel OCT FPGA IP

IP FPGA Intel OCT membolehkan anda menentukur I/O secara dinamik dengan merujuk kepada perintang luaran. IP OCT meningkatkan integriti isyarat, mengurangkan ruang papan, dan diperlukan untuk berkomunikasi dengan peranti luaran seperti antara muka memori. IP OCT tersedia untuk peranti Intel Stratix® 10, Intel Arria® 10 dan Intel Cyclone® 10 GX. Jika anda memindahkan reka bentuk daripada peranti Stratix V, Arria V dan Cyclone V, anda perlu memindahkan IP. Untuk butiran lanjut, rujuk maklumat berkaitan.

Maklumat Berkaitan

• Memindahkan IP ALTOCT Anda kepada IP FPGA Intel OCT pada halaman 13
  • Menyediakan langkah untuk memindahkan teras IP ALTOCT anda ke teras IP OCT.
• Panduan Pengguna Teras IP Ditentukur Dinamik Pada Cip (ALTOCT).
  • Menyediakan maklumat tentang teras IP ALTOCT.
• Pengenalan kepada Teras IP FPGA Intel
  • Menyediakan maklumat umum tentang semua teras IP FPGA Intel, termasuk parameter, menjana, menaik taraf dan mensimulasikan teras IP.
• Mencipta Skrip Simulasi IP dan Pereka Platform Bebas Versi
  • Buat skrip simulasi yang tidak memerlukan kemas kini manual untuk perisian atau peningkatan versi IP.
• Amalan Terbaik Pengurusan Projek
  • Garis panduan untuk pengurusan cekap dan mudah alih projek dan IP anda files.
• Arkib Panduan Pengguna IP Intel FPGA OCT di halaman 13
  • Menyediakan senarai panduan pengguna untuk versi IP OCTIntel FPGA sebelumnya.

Ciri IP FPGA Intel OCT

IP OCT menyokong ciri berikut

• Sokongan untuk sehingga 12 blok penamatan cip (OCT).
• Sokongan untuk penamatan siri pada-cip yang ditentukur (RS) dan penamatan selari pada-cip yang ditentukur (RT) pada semua pin I/O
• Nilai penamatan yang ditentukur 25 Ω dan 50 Ω
• Sokongan untuk penentukuran OCT dalam mod kuasa dan pengguna

OCT Intel FPGA IP Overview

Rajah Peringkat Atas IP OCT

Angka ini menunjukkan rajah peringkat atas IP OCT.

Komponen IP OCT

Komponen	Penerangan
Pin RZQ	Pin dwiguna. Apabila digunakan dengan OCT, pin bersambung ke perintang rujukan luaran untuk mengira kod penentukuran untuk melaksanakan galangan yang diperlukan.
blok OCT	Menjana dan menghantar perkataan kod penentukuran ke blok penimbal I/O.
logik OCT	Menerima perkataan kod penentukuran secara bersiri dari blok OCT dan menghantar perkataan kod penentukuran selari dengan penimbal.

Pin RZQ

Setiap blok OCT mempunyai satu pin RZQ.

• Pin RZQ ialah pin dwiguna. Jika pin tidak disambungkan ke blok OCT, anda boleh menggunakan pin sebagai pin I/O biasa.
• Pin yang ditentukur mesti mempunyai vol VCCIO yang samatage sebagai blok OCT dan pin RZQ. Pin yang ditentukur disambungkan ke blok OCT yang sama mesti mempunyai siri yang sama dan nilai penamatan selari.
• Anda boleh menggunakan kekangan lokasi pada pin RZQ untuk menentukan penempatan blok OCT kerana pin RZQ hanya boleh disambungkan kepada blok OCT yang sepadan.

Blok OCT

Blok OCT ialah komponen yang menjana kod penentukuran untuk menamatkan I/O. Semasa penentukuran, OCT memadankan impedans yang dilihat pada perintang luaran melalui port rzqin. Kemudian, blok OCT menjana dua perkataan kod penentukuran 16-bit—satu perkataan menentukur penamatan siri dan perkataan lain menentukur penamatan selari. Bas khusus menghantar perkataan secara bersiri ke logik OCT.

Logik OCT

Blok OCT menghantar perkataan kod penentukuran secara bersiri ke logik OCT melalui port ser_data. Isyarat enser, apabila dicetuskan, menentukan dari mana blok OCT untuk membaca perkataan kod penentukuran. Kata-kata kod penentukuran kemudiannya dimasukkan ke dalam logik anjakan bersiri ke selari. Selepas itu, isyarat s2pload secara automatik menegaskan untuk menghantar perkataan kod penentukuran selari dengan penimbal I/O. Perkataan kod penentukuran mengaktifkan atau menyahaktifkan transistor dalam blok I/O, yang akan meniru rintangan siri atau selari untuk dipadankan dengan impedans.

Dalaman Logik OCT

Penerangan Fungsi IP Intel FPGA OCT

Untuk memenuhi spesifikasi memori DDR, peranti Intel Stratix 10, Intel Arria 10 dan Intel Cyclone 10 GX menyokong penamatan siri pada cip (RS OCT) dan penamatan selari pada cip (RT OCT) untuk standard I/O hujung tunggal. OCT boleh disokong pada mana-mana bank I/O. VCCIO mesti serasi untuk semua I/O dalam bank tertentu. Dalam peranti Intel Stratix 10, Intel Arria 10 atau Intel Cyclone 10 GX, terdapat satu blok OCT dalam setiap bank I/O. Setiap blok OCT memerlukan perkaitan dengan perintang rujukan 240 Ω luaran melalui pin RZQ.

Pin RZQ berkongsi bekalan VCCIO yang sama dengan bank I/O di mana pin itu berada. Pin RZQ ialah pin I/O dwi fungsi yang boleh anda gunakan sebagai I/O biasa jika anda tidak menggunakan penentukuran OCT. Apabila anda menggunakan pin RZQ untuk penentukuran OCT, pin RZQ menyambungkan blok OCT ke tanah melalui perintang 240 Ω luaran. Angka berikut menunjukkan cara OCT disambungkan dalam satu lajur I/O (dalam rantai daisy). OCT boleh menentukur I/O kepunyaan mana-mana bank, dengan syarat bank itu berada dalam lajur yang sama dan memenuhi voltage keperluan. Oleh kerana tiada sambungan antara lajur, OCT hanya boleh dikongsi jika pin tergolong dalam lajur I/O yang sama bagi OCT.

Sambungan Bank-ke-Bank OCT

Lajur I/O dalam Intel Quartus® Prime Pin Planner

Angka ini adalah bekasample. Reka letak berbeza antara peranti Intel Stratix 10, Intel Arria 10 atau Intel Cyclone 10 GX yang berbeza.

Antara Muka Mod Kuasa

IP OCT dalam mod kuasa mempunyai dua antara muka utama

• Satu antara muka input yang menyambungkan pad FPGA RZQ ke blok OCT
• Dua output perkataan 16-bit yang bersambung kepada penimbal I/O

Antara Muka OCT

Mod Pengguna OCT

Mod pengguna OCT beroperasi dengan cara yang sama seperti mod OCT kuasa, dengan tambahan kebolehkawalan pengguna.

Isyarat FSM

Angka ini menunjukkan mesin keadaan terhingga (FSM) dalam teras mengawal isyarat pengguna khusus pada blok OCT. FSM memastikan bahawa blok OCT menentukur atau menghantar perkataan kod kawalan mengikut permintaan anda.

The Fitter tidak membuat kesimpulan OCT mod pengguna. Jika anda mahu blok OCT anda menggunakan ciri OCT mod pengguna, anda mesti menjana IP OCT. Walau bagaimanapun, disebabkan had perkakasan, anda hanya boleh menggunakan satu IP OCT dalam mod pengguna OCT dalam reka bentuk anda.

Nota: IP OCT tunggal boleh mengawal sehingga 12 blok OCT.

FSM menyediakan isyarat berikut

• jam
• set semula
• s2pload
• penentukuran_sibuk
• penentukuran_shift_busy
• calibration_request

Nota: Isyarat ini hanya tersedia dalam mod pengguna dan bukan mod kuasa.

Maklumat Berkaitan

Isyarat IP FPGA Intel OCT.
Menyediakan lebih banyak maklumat tentang isyarat FSM.

Teras FSM

Aliran FSM

Negeri FSM

negeri	Penerangan
IDLE	Apabila anda menetapkan vektor calibration_request, FSM bergerak dari keadaan IDLE ke keadaan CAL. Pastikan vektor calibration_request pada nilainya untuk dua kitaran jam. Selepas dua kitaran jam, FSM mengandungi salinan vektor. Anda mesti menetapkan semula vektor untuk mengelakkan daripada memulakan semula proses penentukuran.
CAL	Semasa keadaan ini, FSM menyemak bit mana dalam vektor calibration_request telah ditegaskan dan memberikan perkhidmatan kepada mereka. Blok OCT yang sepadan memulakan proses penentukuran yang mengambil masa sekitar 2,000 kitaran jam untuk diselesaikan. Selepas penentukuran selesai, isyarat calibration_busy dilepaskan.
Semak sedikit Topeng	FSM menyemak setiap bit dalam vektor jika bit ditetapkan atau tidak.

negeri	Penerangan
Shift Mask sedikit	Keadaan ini hanya menggelungkan semua bit dalam vektor sehingga ia mencapai 1.
Anjakan Siri	Keadaan ini secara bersiri menghantar kod penamatan dari blok OCT ke logik penamatan. Ia mengambil masa 32 kitaran untuk menyelesaikan pemindahan. Selepas setiap pemindahan, FSM menyemak sebarang bit yang belum selesai dalam vektor dan menyediakannya dengan sewajarnya.
Kemas kini Bit Menunggu	Daftar yang belum selesai memegang bit yang sepadan dengan setiap blok OCT dalam IP FPGA Intel OCT. Keadaan ini mengemas kini daftar yang belum selesai dengan menetapkan semula permintaan yang diservis.
SELESAI	Apabila isyarat calibration_shift_busy dinyahakan, anda boleh menegaskan s2pload secara automatik menegaskan untuk memindahkan kod penamatan baharu ke dalam penimbal. Isyarat s2pload menegaskan sekurang-kurangnya 25 ns. Kerana had perkakasan, anda tidak boleh meminta penentukuran lain sehingga semua bit masuk vektor calibration_shift_busy adalah rendah.

OCT Intel FPGA IP Design Example

IP OCT boleh menjana ex reka bentukample yang sepadan dengan konfigurasi yang sama yang dipilih untuk IP. Reka bentuk example ialah reka bentuk ringkas yang tidak menyasarkan sebarang aplikasi khusus. Anda boleh menggunakan reka bentuk bekasample sebagai rujukan tentang cara membuat instantiate IP. Untuk menjana reka bentuk example files, hidupkan Generate ExampPilihan Reka bentuk dalam kotak dialog Penjanaan semasa penjanaan IP.

Nota: IP OCT tidak menyokong penjanaan VHDL.

• Perisian menjana _cthampdirektori le_design bersama-sama dengan IP, di mana ialah nama IP anda.
• The _cthampDirektori le_design mengandungi skrip make_qii_design.tcl.
• .qsys files adalah untuk kegunaan dalaman semasa reka bentuk cthampgenerasi le sahaja. Anda tidak boleh mengedit files.

Menjana Intel Quartus® Prime Design Example

Skrip make_qii_design.tcl menjana reka bentuk yang boleh disintesis exampbersama-sama dengan projek Intel Quartus® Prime, sedia untuk disusun. Untuk menjana reka bentuk yang boleh disintesis cthample, ikut langkah ini.

1. Selepas menjana IP bersama-sama dengan reka bentuk example files, jalankan skrip berikut pada command prompt: quartus_sh -t make_qii_design.tcl.
2. Jika anda ingin menentukan peranti yang tepat untuk digunakan, gunakan arahan berikut: quartus_sh -t make_qii_design.tcl .

Skrip menjana direktori qii yang mengandungi projek ed_synth.qpf file. Anda boleh membuka dan menyusun projek ini dalam perisian Intel Quartus Prime.

OCT Intel FPGA IP Rujukan

Tetapan Parameter IP FPGA Intel OCT

Parameter IP OCT

Nama	Nilai	Penerangan
Bilangan blok OCT	1 hingga 12	Menentukan bilangan blok OCT yang akan dijana. Nilai lalai ialah 1.
Gunakan nama port yang serasi ke belakang	On Mati	Semak ini untuk menggunakan nama peringkat atasan lama yang serasi dengan IP ALTOCT. Parameter ini dilumpuhkan secara lalai.
mod OCT	Naikkan kuasa pengguna	Menentukan sama ada OCT boleh dikawal pengguna atau tidak. Nilai lalai ialah Naik kuasa.
blok OCT x mod penentukuran	Bujang berganda POD	Menentukan mod penentukuran untuk OCT. X sepadan dengan bilangan blok OCT. Nilai lalai ialah Bujang.

Isyarat IP FPGA Intel OCT

Isyarat Antara Muka Input

Nama Isyarat	Arah	Penerangan
rzqin	Input	Sambungan input dari pad RZQ ke blok OCT. Pad RZQ disambungkan kepada rintangan luaran. Blok OCT menggunakan impedans yang disambungkan ke port rzqin sebagai rujukan untuk menjana kod penentukuran. Isyarat ini tersedia untuk mod kuasa dan pengguna.
jam	Input	Jam input untuk mod pengguna OCT. Jam mestilah 20 MHz atau kurang.
set semula	Input	Isyarat tetapan semula input. Set semula adalah segerak.
calibration_request	Input	Vektor input untuk [NUMBER_OF_OCT:0]. Setiap bit sepadan dengan blok OCT. Apabila bit ditetapkan kepada 1, OCT yang sepadan akan menentukur, kemudian secara bersiri mengalihkan perkataan kod ke dalam blok logik penamatan. Permintaan itu perlu diadakan untuk dua kitaran jam. Disebabkan oleh had perkakasan, anda mesti menunggu sehingga vektor calibration_shift_busy menjadi sifar sehingga permintaan lain dikeluarkan; jika tidak permintaan anda tidak akan diproses.
penentukuran_shift_busy	Keluaran	Vektor output untuk [NUMBER_OF_OCT:0] menunjukkan blok OCT yang sedang menjalankan penentukuran dan mengalihkan kod penamatan ke blok logik penamatan. Apabila bit ialah 1, ia menunjukkan bahawa blok OCT sedang menentukur dan mengalihkan perkataan kod ke blok logik penamatan.
penentukuran_sibuk	Keluaran	Vektor output untuk [NUMBER_OF_OCT:0] menunjukkan blok OCT yang sedang menjalankan penentukuran. Apabila bit ialah 1, ia menunjukkan bahawa blok OCT sedang menentukur
okt_ _series_termination control[15:0]	Keluaran	Isyarat keluaran 16-bit, dengan antara 0 hingga 11. Isyarat ini bersambung ke port kawalan penamatan siri pada penimbal input/output. Port ini menghantar kod penamatan siri yang menentukur Rs.
okt_ _kawalan_penamatan_selari[15:0]	Keluaran	Isyarat keluaran 16-bit, dengan antara 0 hingga 11. Isyarat ini bersambung ke port kawalan penamatan selari pada penimbal input/output. Port ini menghantar kod penamatan selari yang menentukur Rt.

Tugasan QSF

Peranti Intel Stratix 10, Intel Arria 10 dan Intel Cyclone 10 GX mempunyai tetapan Intel Quartus Prime berkaitan penamatan berikut file (.qsf) tugasan:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

Tugasan QSF

Tugasan QSF	Butiran
INPUT_TERMINATION OUTPUT_TERMINATION	Tugasan penamatan input/output menentukan nilai penamatan dalam ohm pada pin yang dipersoalkan. Example:
	set_instance_assignment -nama INPUT_TERMINATION -kepada set_instance_assignment -nama OUTPUT_TERMINATION -kepada
	Untuk mendayakan port penamatan siri/selari, sertakan tugasan ini, yang menentukan siri dan nilai penamatan selari untuk pin. Pastikan untuk menyambungkan kawalan penamatan siri dan port kawalan penamatan selari daripada IP FPGA Intel OCT ke IP FPGA Intel GPIO. Example:
	set_instance_assignment -name INPUT_TERMINATION “SARI OHM DENGAN PENENTUAN” -kepada set_instance_assignment -name OUTPUT_TERMINATION “SERIES OHM DENGAN PENENTUAN” -kepada
TERMINATION_CONTROL_BL OCK	Mengarahkan Tukang untuk membuat sambungan yang betul dari blok OCT yang dikehendaki ke pin yang ditentukan. Tugasan ini berguna apabila penimbal I/O tidak dinyatakan secara eksplisit dan anda perlu mengaitkan pin dengan blok OCT tertentu. Example:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK -kepada
RZQ_GROUP	Tugasan ini disokong dalam peranti Intel Stratix 10, Intel Arria 10 dan Intel Cyclone 10 GX sahaja. Tugasan ini mencipta IP OCT tanpa mengubah suai RTL. The Fitter mencari nama pin rzq dalam netlist. Jika pin tidak wujud, Fitter mencipta nama pin bersama-sama dengan IP OCT dan sambungannya yang sepadan. Ini membolehkan anda membuat sekumpulan pin untuk ditentukur oleh OCT yang sedia ada atau tidak sedia ada dan Fitter memastikan kesahihan reka bentuk. Example:
	set_instance_assignment -name RZQ_GROUP -kepada

Penamatan boleh wujud pada penimbal input dan output, dan kadangkala serentak. Terdapat dua kaedah untuk mengaitkan kumpulan pin dengan blok OCT:

• Gunakan tugasan .qsf untuk menunjukkan pin (bas) yang dikaitkan dengan blok OCT yang mana. Anda boleh menggunakan tugasan TERMINATION_CONTROL_BLOCK atau RZQ_GROUP. Tugasan dahulu mengaitkan pin dengan OCT yang di instantiated dalam RTL manakala yang terakhir mengaitkan pin dengan OCT yang baru dibuat tanpa mengubah suai RTL.
• Nyatakan primitif penimbal I/O di peringkat atas dan sambungkannya ke blok OCT yang sesuai.

Nota: Semua bank I/O dengan VCCIO yang sama boleh berkongsi satu blok OCT walaupun bank I/O tertentu itu mempunyai blok OCT sendiri. Anda boleh menyambungkan sebarang bilangan pin I/O yang menyokong penamatan yang ditentukur ke blok OCT. Pastikan anda menyambungkan I/O dengan konfigurasi yang serasi ke blok OCT. Anda juga mesti memastikan bahawa blok OCT dan I/O yang sepadan mempunyai VCCIO dan nilai penamatan siri atau selari yang sama. Dengan tetapan ini, Fitter meletakkan blok I/O dan OCT dalam lajur yang sama. Perisian Intel Quartus Prime menjana mesej amaran jika tiada pin disambungkan ke blok.

Aliran Penghijrahan IP untuk Peranti Arria V, Cyclone V dan Stratix V

Aliran pemindahan IP membolehkan anda memindahkan IP ALTOCT peranti Arria V, Cyclone V dan Stratix V ke IP Intel FPGA OCT Intel Stratix 10, Intel Arria 10 atau peranti Intel Cyclone 10 GX. Aliran migrasi IP mengkonfigurasi IP OCT untuk memadankan tetapan IP ALTOCT, membolehkan anda menjana semula IP.

Nota: IP ini menyokong aliran migrasi IP dalam mod penentukuran OCT tunggal sahaja. Jika anda menggunakan mod penentukuran berganda atau POD, anda tidak perlu memindahkan IP.

Memindahkan IP ALTOCT Anda kepada IP FPGA Intel OCT

Untuk memindahkan IP ALTOCT anda kepada IP OCT, ikut langkah ini

1. Buka IP ALTOCT anda dalam Katalog IP.
2. Dalam keluarga peranti yang dipilih pada masa ini, pilih Stratix 10, Arria 10 atau Cyclone 10 GX.
3. Klik Selesai untuk membuka IP OCT dalam editor parameter. Editor parameter mengkonfigurasi tetapan IP OCT serupa dengan tetapan IP ALTOCT.
4. Jika terdapat sebarang tetapan yang tidak serasi antara kedua-duanya, pilih tetapan baharu yang disokong.
5. Klik Selesai untuk menjana semula IP.
6. Gantikan instantiasi IP ALTOCT anda dalam RTL dengan IP OCT.

Nota: Nama port IP OCT mungkin tidak sepadan dengan nama port IP ALTOCT. Oleh itu, hanya menukar nama IP dalam instantiasi tidak mencukupi.

Arkib Panduan Pengguna IP Intel FPGA OCT

Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.

Versi Teras IP	Panduan Pengguna
17.1	Panduan Pengguna Teras IP Intel FPGA OCT

Sejarah Semakan Dokumen untuk Panduan Pengguna IP FPGA Intel OCT

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2019.07.03	19.2	19.1	Menambah sokongan untuk peranti Intel Stratix 10. Mengemas kini nama IP berikut: “Intel FPGA OCT” kepada “OCT Intel FPGA IP”  “Intel FPGA GPIO” kepada “GPIO Intel FPGA IP” Mengemas kini isyarat s2pload: s2pload dialih keluar daripada isyarat pengguna yang tersedia. Perihalan dikemas kini mengenai tingkah laku isyarat s2pload.

 

tarikh	Versi	Perubahan
November 2017	2017.11.06	Sokongan tambahan untuk peranti Intel Cyclone 10 GX. Menamakan semula teras IP Altera OCT kepada teras IP FPGA OCT Intel. Menamakan semula Qsys kepada Pereka Platform. Teks dikemas kini untuk penjenamaan semula Intel tambahan.
Mei 2017	2017.05.08	Dijenamakan semula sebagai Intel.
Disember 2015	2015.12.07	Mengubah contoh "fungsi mega" kepada "teras IP". Mengubah contoh Kuartus II kepada Quartus Perdana. Pelbagai suntingan pada kandungan dan pautan untuk meningkatkan gaya dan kejelasan.
Ogos, 2014	2014.08.18	Menambah maklumat tentang penentukuran OCT dalam mod pengguna. Mengemas kini isyarat dan parameter teras IP: core_rzqin_export ditukar kepada rzqin core_series_termination_control_export ditukar kepada okt_ _series_termination control[15:0] teras_parallel_termination_control_export ditukar kepada oct_ _kawalan_penamatan_selari[15:0]
November 2013	2013.11.29	Keluaran awal.

ID: 683708
Versi: 2019.07.03

Dokumen / Sumber

intel OCT FPGA IP [pdf] Panduan Pengguna OCT FPGA IP, OCT, FPGA IP

Rujukan

• Manual Pengguna