Panduan Pengguna Unit Fungsian Pemecut Loopback Asli (AFU) intel

kandungan bersembunyi

1 Unit Fungsian Native Loopback Accelerator (AFU) intel

2 Mengenai Dokumen ini

3 Unit Fungsian Native Loopback Accelerator (AFU)

4 Sejarah Semakan Dokumen untuk Panduan Pengguna Native Loopback Accelerator Functional Unit (AFU).

5 Dokumen / Sumber

5.1 Rujukan

6 Catatan Berkaitan

Unit Fungsian Native Loopback Accelerator (AFU) intel

Mengenai Dokumen ini

Konvensyen
Jadual 1. Konvensyen Dokumen

Konvensyen	Penerangan
#	Mendahului arahan yang menunjukkan arahan itu akan dimasukkan sebagai root.
$	Menunjukkan arahan untuk dimasukkan sebagai pengguna.
Fon ini	Filenama, arahan dan kata kunci dicetak dalam fon ini. Baris arahan panjang dicetak dalam fon ini. Walaupun baris arahan yang panjang mungkin dibalut ke baris seterusnya, pulangan bukan sebahagian daripada arahan; jangan tekan enter.
	Menunjukkan teks pemegang tempat yang muncul di antara kurungan sudut mesti digantikan dengan nilai yang sesuai. Jangan masukkan kurungan sudut.

Akronim
Jadual 2. Akronim

Akronim	Pengembangan	Penerangan
AF	Fungsi Pemecut	Imej Pemecut Perkakasan yang disusun dilaksanakan dalam logik FPGA yang mempercepatkan aplikasi.
AFU	Unit Fungsian Pemecut	Pemecut Perkakasan dilaksanakan dalam logik FPGA yang memuatkan operasi pengiraan untuk aplikasi daripada CPU untuk meningkatkan prestasi.
API	Antara Muka Pengaturcaraan Aplikasi	Satu set definisi subrutin, protokol dan alatan untuk membina aplikasi perisian.
ASE	Persekitaran Simulasi AFU	Persekitaran simulasi bersama yang membolehkan anda menggunakan aplikasi hos dan AF yang sama dalam persekitaran simulasi. ASE ialah sebahagian daripada Intel® Acceleration Stack untuk FPGA.
CCI-P	Antara Muka Cache Teras	CCI-P ialah antara muka standard yang digunakan oleh AFU untuk berkomunikasi dengan hos.
CL	Talian Cache	Barisan cache 64-bait
DFH	Pengepala Ciri Peranti	Mencipta senarai terpaut pengepala ciri untuk menyediakan cara yang boleh diperluaskan untuk menambah ciri.
FIM	Pengurus Antaramuka FPGA	Perkakasan FPGA yang mengandungi Unit Antaramuka FPGA (FIU) dan antara muka luaran untuk ingatan, rangkaian, dsb. Fungsi Accelerator (AF) antara muka dengan FIM pada masa jalankan.
FIU	Unit Antaramuka FPGA	FIU ialah lapisan antara muka platform yang bertindak sebagai jambatan antara antara muka platform seperti PCIe*, UPI dan antara muka sisi AFU seperti CCI-P.
*bersambung…*

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

Akronim	Pengembangan	Penerangan
MPF	Kilang Sifat Memori	MPF ialah Blok Bangunan Asas (BBB) yang boleh digunakan oleh AFU untuk menyediakan operasi pembentukan trafik CCI-P untuk transaksi dengan FIU.
msg	Mesej	Mesej – pemberitahuan kawalan
NLB	Loopback Asli	NLB melakukan membaca dan menulis ke pautan CCI-P untuk menguji ketersambungan dan daya pemprosesan.
RdLine_I	Baca Baris Tidak Sah	Permintaan Baca Memori, dengan pembayang cache FPGA ditetapkan kepada tidak sah. Talian tidak dicache dalam FPGA, tetapi boleh menyebabkan pencemaran cache FPGA. Nota: Cache tag menjejaki status permintaan untuk semua permintaan tertunggak pada Intel Ultra Path Interconnect (Intel UPI). Oleh itu, walaupun RdLine_I ditandakan sebagai tidak sah setelah selesai, ia menggunakan cache tag buat sementara waktu untuk menjejak status permintaan melalui UPI. Tindakan ini boleh mengakibatkan pengalihan barisan cache, mengakibatkan pencemaran cache. Advan itutage menggunakan RdLine_I ialah ia tidak dijejaki oleh direktori CPU; dengan itu ia menghalang pengintipan daripada CPU.
RdLine-S	Baca Talian Dikongsi	Permintaan baca memori dengan pembayang cache FPGA ditetapkan kepada dikongsi. Percubaan dibuat untuk menyimpannya dalam cache FPGA dalam keadaan dikongsi.
WrLine_I	Tulis Baris Tidak Sah	Permintaan Tulis Memori, dengan pembayang cache FPGA ditetapkan kepada Tidak Sah. FIU menulis data tanpa niat untuk menyimpan data dalam cache FPGA.
WrLine_M	Tulis Baris Diubah Suai	Permintaan Tulis Memori, dengan pembayang cache FPGA ditetapkan kepada Diubah suai. FIU menulis data dan meninggalkannya dalam cache FPGA dalam keadaan diubah suai.

Glosari Pecutan
Jadual 3. Timbunan Pecutan untuk CPU Intel Xeon® dengan Glosari FPGA

Penggal	Singkatan	Penerangan
Tindanan Pecutan Intel untuk CPU Intel Xeon® dengan FPGA	Timbunan Pecutan	Koleksi perisian, perisian tegar dan alatan yang menyediakan ketersambungan yang dioptimumkan prestasi antara Intel FPGA dan pemproses Intel Xeon.
Kad Pecutan Boleh Aturcara Intel FPGA (Intel FPGA PAC)	Intel FPGA PAC	Kad pemecut FPGA PCIe. Mengandungi Pengurus Antara Muka FPGA (FIM) yang berpasangan dengan pemproses Intel Xeon melalui bas PCIe.

Unit Fungsian Native Loopback Accelerator (AFU)

Native Loopback (NLB) AFU Overview

NLB sample AFU terdiri daripada satu set Verilog dan Sistem Verilog files untuk menguji memori membaca dan menulis, lebar jalur dan kependaman.

Pakej ini termasuk tiga AFU yang anda boleh bina daripada sumber RTL yang sama. Konfigurasi kod sumber RTL anda mencipta AFU ini.

NLB Sample Fungsi Pemecut (AF)
$OPAE_PLATFORM_ROOT/hw/sampdirektori les menyimpan kod sumber untuk NLB berikutample AFUs:

nlb_mode_0
nlb_mode_0_stp
nlb_mode_3

Nota: $DCP_LOC/hw/sampdirektori les menyimpan NLB sampkod sumber le AFUs untuk pakej keluaran 1.0.

Untuk memahami NLB sampstruktur kod sumber AFU dan cara membinanya, rujuk salah satu daripada Panduan Mula Pantas berikut (bergantung pada Intel FPGA PAC yang anda gunakan):

Jika anda menggunakan Intel PAC dengan Intel Arria® 10 GX FPGA, rujuk kepada Kad Pecutan IntelProgrammable dengan Intel Arria 10 GX FPGA.
Jika anda menggunakan Intel FPGA PAC D5005, rujuk Panduan Mula Pantas Timbunan Pecutan Intel untuk Kad Pecutan Boleh Aturcara Intel FPGA D5005.

Pakej keluaran menyediakan tiga s berikutample AF:

Mod NLB 0 AF: memerlukan hello_fpga atau utiliti fpgadiag untuk melaksanakan ujian lpbk1.
Mod NLB 3 AF: memerlukan utiliti fpgadiag untuk melakukan ujian trupt, baca dan tulis.

Mod NLB 0 stp AF: memerlukan utiliti hello_fpga atau fpgadiag untuk melaksanakan ujian lpbak1.
Nota: Nlb_mode_0_stp ialah AFU yang sama seperti nlb_mode_0 tetapi dengan ciri nyahpepijat Ketik Isyarat didayakan.
Utiliti fpgadiag dan hello_fpga membantu AF yang sesuai untuk mendiagnosis, menguji dan melaporkan perkakasan FPGA.

Rajah 1. Loopback Asli (nlb_lpbk.sv) Pembungkus Tahap Atas

Jadual 4. NLB Files

File Nama	Penerangan
nlb_lpbk.sv	Pembalut peringkat atas untuk NLB yang membuat seketika peminta dan penimbang tara.
arbiter.sv	Melancarkan ujian AF.
requestor.sv	Menerima permintaan daripada pengadil dan memformatkan permintaan mengikut spesifikasi CCI-P. Juga melaksanakan kawalan aliran.
nlb_csr.sv	Melaksanakan daftar Kawalan dan Status (CSR) baca/tulis 64-bit. Daftar menyokong kedua-dua 32- dan 64-bit membaca dan menulis.
nlb_gram_sdp.sv	Melaksanakan RAM dwi-port generik dengan satu port tulis dan satu port baca.

NLB ialah pelaksanaan rujukan AFU yang serasi dengan Intel Acceleration Stack untuk Intel Xeon CPU dengan FPGAs Core Cache Interface (CCI-P) Rujukan Manual. Fungsi utama NLB adalah untuk mengesahkan sambungan hos menggunakan corak akses memori yang berbeza. NLB juga mengukur lebar jalur dan kependaman baca/tulis. Ujian lebar jalur mempunyai pilihan berikut:

100% membaca
100% menulis
50% membaca dan 50% menulis

Maklumat Berkaitan

Panduan Mula Pantas Timbunan Pecutan Intel untuk Kad Pecutan Boleh Aturcara Intel dengan Arria 10 GX FPGA

Timbunan Pecutan untuk CPU Intel Xeon dengan Manual Rujukan Antara Muka Cache Teras (CCI-P) FPGA
Panduan Mula Pantas Timbunan Pecutan Intel untuk Kad Pecutan Boleh Aturcara Intel FPGA D5005

Kawalan Loopback Asli dan Penerangan Daftar Status
Jadual 5. Nama, Alamat dan Penerangan CSR

Alamat Bait (OPAE)	Perkataan Alamat (CCI-P)	Akses	Nama	Lebar	Penerangan
0x0000	0x0000	RO	DFH	64	Pengepala Ciri Peranti AF.
0x0008	0x0002	RO	AFU_ID_L	64	ID AF rendah.
0x0010	0x0004	RO	AFU_ID_H	64	AF ID tinggi.
0x0018	0x0006	Rsvd	CSR_DFH_RSVD0	64	Wajib Terpelihara 0.
0x0020	0x0008	RO	CSR_DFH_RSVD1	64	Wajib Terpelihara 1.
0x0100	0x0040	RW	CSR_SCRATCHPAD0	64	Daftar pad conteng 0.
0x0108	0x0042	RW	CSR_SCRATCHPAD1	64	Daftar pad conteng 2.
0x0110	0x0044	RW	CSR_AFU_DSM_BASE L	32	Turunkan 32-bit alamat asas AF DSM. 6 bit yang lebih rendah ialah 4×00 kerana alamatnya diselaraskan dengan saiz baris cache 64-bait.
0x0114	0x0045	RW	CSR_AFU_DSM_BASE H	32	32-bit atas alamat asas AF DSM.
0x0120	0x0048	RW	CSR_SRC_ADDR	64	Mulakan alamat fizikal untuk penimbal sumber. Semua permintaan baca menyasarkan wilayah ini.
0x0128	0x004A	RW	CSR_DST_ADDR	64	Mulakan alamat fizikal untuk penimbal destinasi. Semua permintaan tulis menyasarkan wilayah ini
0x0130	0x004C	RW	CSR_NUM_LINES	32	Bilangan baris cache.
0x0138	0x004E	RW	CSR_CTL	32	Mengawal aliran ujian, mula, berhenti, paksa penyiapan.
0x0140	0x0050	RW	CSR_CFG	32	Mengkonfigurasi parameter ujian.
0x0148	0x0052	RW	CSR_INACT_THRESH	32	Had ambang tidak aktif.
0x0150	0x0054	RW	CSR_INTERRUPT0	32	SW memperuntukkan Interrupt APIC ID dan Vector kepada peranti.
Peta Offset DSM
0x0040	0x0010	RO	DSM_STATUS	32	Status ujian dan daftar ralat.

Jadual 6. Medan Bit CSR dengan Examples
Jadual ini menyenaraikan medan bit CSR yang bergantung pada nilai CSR_NUM_LINES, . Dalam bekasample di bawah = 14.

Nama	Medan Bit	Akses	Penerangan
CSR_SRC_ADDR	[63:]	RW	2^(N+6)MB alamat sejajar menghala ke permulaan penimbal baca.
CSR_SRC_ADDR	[-1:0]	RW	0x0.
CSR_DST_ADDR	[63:]	RW	2^(N+6)MB alamat sejajar menghala ke permulaan penimbal tulis.
CSR_DST_ADDR	[-1:0]	RW	0x0.
CSR_NUM_LINES	[31:]	RW	0x0.
*bersambung…*

Nama	Medan Bit	Akses	Penerangan
	[-1:0]	RW	Bilangan baris cache untuk dibaca atau ditulis. Ambang ini mungkin berbeza untuk setiap AF ujian. Nota: Pastikan penampan sumber dan destinasi cukup besar untuk menampung talian cache. CSR_NUM_LINES hendaklah kurang daripada atau sama dengan .
Untuk nilai berikut, andaikan =14. Kemudian, CSR_SRC_ADDR dan CSR_DST_ADDR menerima 2^20 (0x100000).
CSR_SRC_ADDR	[31:14]	RW	Alamat sejajar 1MB.
CSR_SRC_ADDR	[13:0]	RW	0x0.
CSR_DST_ADDR	[31:14]	RW	Alamat sejajar 1MB.
CSR_DST_ADDR	[13:0]	RW	0x0.
CSR_NUM_LINES	[31:14]	RW	0x0.
CSR_NUM_LINES	[13:0]	RW	Bilangan baris cache untuk dibaca atau ditulis. Ambang ini mungkin berbeza untuk setiap AF ujian. Nota: Pastikan penampan sumber dan destinasi cukup besar untuk menampung talian cache.

Jadual 7. Medan Bit CSR Tambahan

Nama	Medan Bit	Akses	Penerangan
CSR_CTL	[31:3]	RW	Terpelihara.
	[2]	RW	Paksa ujian selesai. Menulis bendera penyiapan ujian dan pembilang prestasi lain ke csr_stat. Selepas memaksa penyiapan ujian, keadaan perkakasan adalah sama dengan penyiapan ujian tidak paksa.
	[1]	RW	Memulakan pelaksanaan ujian.
	[0]	RW	Tetapan semula ujian rendah aktif. Apabila rendah, semua parameter konfigurasi berubah kepada nilai lalainya.
CSR_CFG	[29]	RW	cr_interrupt_testmode ujian mengganggu. Menghasilkan gangguan pada akhir setiap ujian.
	[28]	RW	cr_interrupt_on_error menghantar gangguan apabila berlaku ralat
			pengesanan.
	[27:20]	RW	cr_test_cfg mengkonfigurasi tingkah laku setiap mod ujian.
	[13:12]	RW	cr_chsel memilih saluran maya.
	[10:9]	RW	cr_rdsel mengkonfigurasi jenis permintaan baca. Pengekodan mempunyai
			berikut nilai sah:
			• 1'b00: RdLine_S
			• 2'b01: RdLine_I
			• 2'b11: Mod campuran
	[8]	RW	cr_delay_en mendayakan sisipan kelewatan rawak antara permintaan.
	[6:5]	RW	Mengkonfigurasi mod ujian,cr_multiCL-len. Nilai yang sah ialah 0,1, dan 3.
	[4:2]	RW	cr_mode, mengkonfigurasi mod ujian. Nilai berikut adalah sah:
			• 3'b000: LPBK1
			• 3'b001: Baca
			• 3'b010: Tulis
			• 3'b011: TRPUT
*bersambung…*

Nama	Medan Bit	Akses	Penerangan
			Untuk maklumat lanjut tentang mod ujian, rujuk kepada Mod Ujian topik di bawah.
	[1]	RW	c_cont memilih peralihan ujian atau penamatan ujian. • Apabila 1'b0, ujian ditamatkan. Mengemas kini status CSR apabila Kiraan CSR_NUM_LINES dicapai. • Apabila 1'b1, ujian beralih ke alamat mula selepas ia mencapai kiraan CSR_NUM_LINES. Dalam mod pusing ganti, ujian ditamatkan hanya apabila ralat.
	[0]	RW	cr_wrthru_en bertukar antara jenis permintaan WrLine_I dan Wrline_M. • 1'b0: WrLine_M • 1'b1: WrLine_I
CSR_INACT_THRESHOLD	[31:0]	RW	Had ambang tidak aktif. Mengesan tempoh gerai semasa ujian dijalankan. Mengira bilangan kitaran terbiar berturut-turut. Jika tidak aktif dikira > CSR_INACT_THRESHOLD, tiada permintaan dihantar, tiada respons diterima, dan isyarat inact_timeout ditetapkan. Menulis 1 hingga CSR_CTL[1] mengaktifkan kaunter ini.
CSR_INTERRUPT0	[23:16]	RW	Nombor Vektor Interrupt untuk peranti.
CSR_INTERRUPT0	[15:0]	RW	apic_id ialah APIC OD untuk peranti.
DSM_STATUS	[511:256]	RO	Ralat pembuangan borang Mod Ujian.
	[255:224]	RO	Overhed Tamat.
	[223:192]	RO	Mulakan Overhed.
	[191:160]	RO	Bilangan Tulisan.
	[159:128]	RO	Bilangan Bacaan.
	[127:64]	RO	Bilangan Jam.
	[63:32]	RO	Ujian daftar ralat.
	[31:16]	RO	Bandingkan dan tukar kaunter kejayaan.
	[15:1]	RO	ID unik untuk setiap penulisan status DSM.
	[0]	RO	Bendera penyiapan ujian.

Mod Ujian
CSR_CFG[4:2] mengkonfigurasi mod ujian. Empat ujian berikut tersedia:

LPBK1: Ini adalah ujian salinan memori. AF menyalin CSR_NUM_LINES daripada penimbal sumber ke penimbal destinasi. Setelah ujian selesai, perisian membandingkan sumber dan penimbal destinasi.

Baca: Ujian ini menekankan laluan baca dan mengukur lebar jalur bacaan atau kependaman. AF membaca CSR_NUM_LINES bermula dari CSR_SRC_ADDR. Ini hanyalah lebar jalur atau ujian kependaman. Ia tidak mengesahkan data yang dibaca.
tulis: Ujian ini menekankan laluan tulis dan mengukur lebar jalur tulis atau kependaman. AF membaca CSR_NUM_LINES bermula dari CSR_SRC_ADDR. Ini hanyalah lebar jalur atau ujian kependaman. Ia tidak mengesahkan data yang ditulis.

TRPUT: Ujian ini menggabungkan bacaan dan tulis. Ia membaca CSR_NUM_LINES bermula dari lokasi CSR_SRC_ADDR dan menulis CSR_NUM_LINES kepada CSR_SRC_ADDR. Ia juga mengukur lebar jalur baca dan tulis. Ujian ini tidak menyemak data. Baca dan tulis tidak mempunyai kebergantungan

Jadual berikut menunjukkan pengekodan CSR_CFG untuk empat ujian. Set jadual ini dan CSR_NUM_LINES, =14. Anda boleh menukar bilangan baris cache dengan mengemas kini daftar CSR_NUM_LINES.

Jadual 8. Mod Ujian

Diagnostik FPGA: fpgadiag
Utiliti fpgadiag termasuk beberapa ujian untuk mendiagnosis, menguji dan melaporkan perkakasan FPGA. Gunakan utiliti fpgadiag untuk menjalankan semua mod ujian. Untuk maklumat lanjut tentang menggunakan utiliti fpgadiag, rujuk bahagian fpgadiag dalam Panduan Alat Open Programmable Acceleration Engine (OPAE).

Mod NLB0 Hello_FPGA Aliran Ujian

Perisian memulakan Memori Status Peranti (DSM) kepada sifar.
Perisian menulis alamat DSM BASE kepada AFU. Tulis CSR(DSM_BASE_H), CSRWrite(DSM_BASE_L)

Perisian menyediakan penimbal memori sumber dan destinasi. Penyediaan ini khusus ujian.
Perisian menulis CSR_CTL[2:0]= 0x1. Tulisan ini mengeluarkan ujian daripada tetapan semula dan ke dalam mod konfigurasi. Konfigurasi boleh diteruskan hanya apabila CSR_CTL[0]=1 & CSR_CTL[1]=1.

Perisian mengkonfigurasi parameter ujian, seperti src, destaddress, csr_cfg, num lines dan sebagainya.
CSR perisian menulis CSR_CTL[2:0]= 0x3. AF memulakan pelaksanaan ujian.

Penyelesaian ujian:
- Perkakasan selesai apabila ujian selesai atau mengesan ralat. Setelah selesai, AF perkakasan mengemas kini DSM_STATUS. Tinjauan perisian DSM_STATUS[31:0]==1 untuk mengesan penyiapan ujian.
- Perisian boleh memaksa penyiapan ujian dengan menulis CSR menulis CSR_CTL[2:0]=0x7. AF perkakasan mengemas kini DSM_STATUS.

Sejarah Semakan Dokumen untuk Panduan Pengguna Native Loopback Accelerator Functional Unit (AFU).

Versi Dokumen	Intel Acceleration Versi Timbunan	Perubahan
2019.08.05	2.0 (disokong dengan Intel Edisi Quartus Prime Pro 18.1.2) dan 1.2 (disokong dengan Intel Quartus Prime Pro Edition 17.1.1)	Menambah sokongan untuk platform Intel FPGA PAC D5005 dalam keluaran semasa.
2018.12.04	1.2 (disokong dengan Intel Quartus® Prime Pro Edition 17.1.1)	Pelepasan penyelenggaraan.
2018.08.06	1.1 (disokong dengan Intel Edisi Quartus Prime Pro 17.1.1) dan 1.0 (disokong dengan Intel Quartus Prime Pro Edition 17.0.0)	Mengemas kini lokasi kod sumber untuk NLB sample AFU masuk NLB Sample Fungsi Pemecut (AF) bahagian.
2018.04.11	1.0 (disokong dengan Intel Quartus Prime Edisi Pro 17.0.0)	Keluaran awal.

Dokumen / Sumber

Unit Fungsian Native Loopback Accelerator (AFU) intel [pdf] Panduan Pengguna
Unit Kefungsian Pemecut Loopback Asli AFU, Loopback Asli, Unit Fungsian Pemecut AFU, Unit Kefungsian AFU

Rujukan

Manual Pengguna