kandungan bersembunyi
1 eSRAM Intel FPGA IP
2 Maklumat Produk
3 Arahan Penggunaan Produk
4 IP FPGA Intel® Agilex™ eSRAM
5 Nota Keluaran IP Intel FPGA eSRAM (Peranti Intel Stratix® 10)
6 Dokumen / Sumber
6.1 Rujukan
7 Catatan Berkaitan

eSRAM Intel FPGA IP Panduan Pengguna Imej Pilihan: No file dipilih Kemas kini Catatan Tambah MediaVisualText Tajuk 3 H3 Tutup dialog Tambah media Tindakan Muat Naik filePustaka sMedia Tapis mediaTapis mengikut jenis Semua item media Tapis mengikut tarikh Semua tarikh Cari Senarai media Menunjukkan 81 daripada 5375076 item media Muatkan lagi BUTIR-BUTIR LAMPIRAN eSRAM-logo-image-1.jpg 22 Julai 2023 13 KB 357 kali 74 piksel Edit Imej Padam secara kekal Teks Alt Ketahui cara menerangkan tujuan imej (dibuka dalam tab baharu). Biarkan kosong jika imej adalah hiasan semata-mata. Tajuk Perihalan Kapsyen eSRAM-logo-imej File URL: https://manuals.plus/wp-content/uploads/2023/07/eSRAM-logo-image-1.jpg Salinan URL ke papan keratan LAMPIRAN TETAPAN PAPARAN Pusat Penjajaran Pautan Ke Tiada Saiz Penuh Saiz – 357 × 74 Tindakan media terpilih 1 item dipilih Kosongkan Masukkan ke dalam catatan Tidak file dipilih

eSRAM Intel FPGA IP

eSRAM Intel FPGA IP Panduan Pengguna Imej Pilihan: No file dipilih Kemas kini Catatan Tambah MediaVisualText Tajuk 4 DIV » H4 Tutup dialog Tambah media Tindakan Muat Naik filePustaka sMedia Tapis mediaTapis mengikut jenis Semua item media Tapis mengikut tarikh Semua tarikh Cari Senarai media Menunjukkan 82 daripada 5375077 item media Muatkan lagi BUTIR-BUTIR LAMPIRAN eSRAM-Intel-FPGA-IP-produt-image.jpg 22 Julai 2023 35 KB 442 kali 328 piksel Edit Imej Padam secara kekal Teks Alt Ketahui cara menerangkan tujuan imej (dibuka dalam tab baharu). Biarkan kosong jika imej adalah hiasan semata-mata. Tajuk eSRAM-Intel-FPGA-IP-produt-image Perihalan Kapsyen File URL: https://manuals.plus/wp-content/uploads/2023/07/eSRAM-Intel-FPGA-IP-produt-image.jpg Salin URL ke papan keratan LAMPIRAN TETAPAN PAPARAN Pusat Penjajaran Pautan Ke Tiada Saiz Penuh Saiz – 442 × 328 Tindakan media terpilih 1 item dipilih Kosongkan Masukkan ke dalam catatan Tidak file dipilih

Maklumat Produk

Produk ini ialah Intel FPGA IP, yang serasi dengan perisian Intel Quartus Prime Design Suite. IP mempunyai versi berbeza yang sepadan dengan versi perisian sehingga v19.1. Bermula daripada perisian versi 19.2, skim versi baharu diperkenalkan untuk Intel FPGA IP.

Versi IP adalah seperti berikut:

Versi tarikh Versi Intel Quartus Prime Penerangan Kesan
v20.1.0 2022.09.26 22.3 Sambungan komponen sistem IP Intel AgilexTM eSRAM didayakan
sokongan dalam alat Pereka Platform.		 ISO 9001:2015 Berdaftar
v20.0.0 2021.10.04 21.3 Mengemas kini ch{0-7}_ecc_dec_eccmode dan ch{0-7}_ecc_enc_eccmode
parameter kepada ECC_DISABLED untuk port yang tidak digunakan.		 Peningkatan IP diperlukan untuk mendapatkan kompilasi pas reka bentuk
dengan perisian Intel Quartus Prime Pro Edition versi 21.3.
v19.2.1 2021.06.29 21.2 Memperbaiki pelanggaran penahanan dengan menambahkan (* altera_attribute = -name
HYPER_REGISTER_DELAY_CHAIN ​​100*) kepada eSRAM Intel Agilex FPGA
IP.		 Perubahan adalah pilihan. Peningkatan IP diperlukan jika IP anda
tidak dapat memenuhi spesifikasi prestasi maksimum kerana penahanan
pelanggaran.
v19.2.0 2020.12.14 19.4 Mengeluarkan pengekod dan penyahkod ECC dinamik — pintasan
ciri.		 T/A
v19.1.1 2019.07.01 19.2 Keluaran awal untuk peranti Intel Agilex. T/A

Jika nota keluaran tidak tersedia untuk versi IP tertentu, ini bermakna tiada perubahan dalam versi tersebut.

Nota: Nombor Intel FPGA IP version (XYZ) boleh berubah dengan setiap versi perisian Intel Quartus Prime.

Arahan Penggunaan Produk

Untuk menggunakan Intel FPGA IP, ikuti langkah berikut:

  1. Pastikan anda mempunyai perisian Intel Quartus Prime Design Suite yang serasi dipasang pada sistem anda.
  2. Muat turun versi IP FPGA Intel yang sepadan yang sepadan dengan versi perisian anda.
  3. Ekstrak IP yang dimuat turun files ke lokasi yang sesuai pada komputer anda.
  4. Buka perisian Intel Quartus Prime dan buat projek baharu atau buka projek sedia ada.
  5. Dalam tetapan projek atau katalog IP, cari dan tambah IP FPGA Intel pada projek anda.
  6. Konfigurasikan parameter IP mengikut keperluan anda.
  7. Sambungkan IP kepada komponen atau modul lain dalam reka bentuk anda menggunakan alat Pereka Platform.
  8. Pastikan sebarang peningkatan IP yang diperlukan dilakukan jika dinyatakan dalam maklumat produk.
  9. Susun dan sahkan reka bentuk anda menggunakan perisian Intel Quartus Prime.
  10. Teruskan dengan langkah selanjutnya mengikut keperluan reka bentuk dan matlamat projek anda.

IP FPGA Intel® Agilex™ eSRAM

Nota Keluaran
Jika nota keluaran tidak tersedia untuk versi IP tertentu, IP tidak mempunyai perubahan dalam versi tersebut. Untuk maklumat tentang keluaran kemas kini IP sehingga v18.1, rujuk Nota Keluaran Kemas Kini Intel® Quartus® Prime Design Suite.
Versi Intel FPGA IP sepadan dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Bermula dalam perisian Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP mempunyai skema versi baharu.
Nombor Intel FPGA IP version (XYZ) boleh berubah dengan setiap versi perisian Intel Quartus Prime.

Perubahan dalam:
  • X menunjukkan semakan utama IP. Jika anda mengemas kini perisian Intel Quartus Prime, anda mesti menjana semula IP.
  • Y menunjukkan IP termasuk ciri baharu. Jana semula IP anda untuk memasukkan ciri baharu ini.
  • Z menunjukkan IP termasuk perubahan kecil. Jana semula IP anda untuk memasukkan perubahan ini.

Maklumat Berkaitan

  • Nota Keluaran Kemas Kini Intel Quartus Prime Design Suite
  • Panduan Pengguna Memori Terbenam Intel Agilex™
  • Errata untuk IP FPGA Intel Agilex™ eSRAM dalam Pangkalan Pengetahuan

 eSRAM Intel Agilex™ FPGA IP v20.1.0

Jadual 1. v20.1.0 2022.09.26

Versi Intel Quartus Prime Penerangan Kesan
22.3 Mendayakan sokongan sambungan komponen sistem IP Intel Agilex™ eSRAM dalam alat Pereka Platform. Peningkatan IP adalah pilihan dalam perisian Intel Quartus Prime Pro Edition versi 22.3.
  • Penjanaan semula IP hanya diperlukan jika pelanggan ingin menggunakan IP eSRAM dalam alat Pereka Platform.
  • Tiada perubahan pada ciri eSRAM sedia ada.

eSRAM Intel Agilex FPGA IP v20.0.0

Jadual 2. v20.0.0 2021.10.04

Versi Intel Quartus Prime Penerangan Kesan
21.3 Mengemas kini parameter ch{0-7}_ecc_dec_eccmode dan ch{0-7}_ecc_enc_eccmode kepada ECC_DISABLED untuk port yang tidak digunakan. Peningkatan IP diperlukan untuk mendapatkan kompilasi pas reka bentuk dengan perisian Intel Quartus Prime Pro Edition versi 21.3.
 eSRAM Intel Agilex FPGA IP v19.2.1
Jadual 3. v19.2.1 2021.06.29
Versi Intel Quartus Prime Penerangan Kesan
21.2 Memperbaiki pelanggaran penahanan dengan menambahkan (* altera_attribute = “-name HYPER_REGISTER_DELAY_CHAIN ​​100″*) pada eSRAM Intel Agilex FPGA IP. Perubahan adalah pilihan. Anda dikehendaki melakukan peningkatan IP jika IP anda tidak dapat memenuhi spesifikasi prestasi maksimum disebabkan oleh pelanggaran penahanan.

 eSRAM Intel Agilex FPGA IP v19.2.0

Jadual 4. v19.2.0 2020.12.14

Versi Intel Quartus Prime Penerangan Kesan
19.4 Mengeluarkan pengekod ECC dinamik dan ciri pintasan penyahkod. —

eSRAM Intel Agilex FPGA IP v19.1.1

Jadual 5. v19.1.1 2019.07.01

Versi Intel Quartus Prime Penerangan Kesan
19.2 Keluaran awal untuk peranti Intel Agilex. —

Nota Keluaran IP Intel FPGA eSRAM (Peranti Intel Stratix® 10)

Jika nota keluaran tidak tersedia untuk versi IP tertentu, IP tidak mempunyai perubahan dalam versi tersebut. Untuk maklumat tentang keluaran kemas kini IP sehingga v18.1, rujuk Nota Keluaran Kemas Kini Intel Quartus Prime Design Suite.

Versi Intel FPGA IP sepadan dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Bermula dalam perisian Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP mempunyai skema versi baharu.

Nombor Intel FPGA IP version (XYZ) boleh berubah dengan setiap versi perisian Intel Quartus Prime. Perubahan dalam:

  • X menunjukkan semakan utama IP. Jika anda mengemas kini perisian Intel Quartus Prime, anda mesti menjana semula IP.
  •  Y menunjukkan IP termasuk ciri baharu. Jana semula IP anda untuk memasukkan ciri baharu ini.
  •  Z menunjukkan IP termasuk perubahan kecil. Jana semula IP anda untuk memasukkan perubahan ini.

Maklumat Berkaitan

  • Nota Keluaran Kemas Kini Intel Quartus Prime Design Suite
  • Panduan Pengguna Memori Terbenam Intel Stratix® 10
  • Errata untuk IP eSRAM Intel FPGA dalam Pangkalan Pengetahuan

 eSRAM Intel FPGA IP v19.2.0

Jadual 6. v19.2.0 2022.09.26

Versi Intel Quartus Prime Penerangan Kesan
22.3 Mendayakan sokongan sambungan komponen sistem IP eSRAM Intel Stratix® 10 dalam alat Pereka Platform. Peningkatan IP adalah pilihan dalam perisian Intel Quartus Prime Pro Edition versi 22.3.
  • Penjanaan semula IP hanya diperlukan jika pelanggan ingin menggunakan IP eSRAM dalam alat Pereka Platform.
  • Tiada perubahan pada ciri eSRAM sedia ada.

 eSRAM Intel FPGA IP v19.1.5

Jadual 7. v19.1.5 2020.10.12

Versi Intel Quartus Prime Penerangan Kesan
20.3 Mengemas kini perihalan untuk Dayakan Mod Kuasa Rendah dalam editor parameter IP FPGA Intel eSRAM. —

eSRAM Intel FPGA IP v19.1.4

Jadual 8. v19.1.4 2020.08.03

Versi Intel Quartus Prime Penerangan Kesan
20.2 Menamakan semula I/O PLL filenama untuk mengetepikan mesej amaran daripada IOPLL file.

Jika kedua-dua eSRAM mempunyai parameter PLL yang sama (frekuensi jam rujukan PLL dan kekerapan jam yang dikehendaki PLL), mesej amaran boleh diabaikan.

Jika kedua-dua eSRAM mempunyai parameter PLL yang berbeza, selepas penyusunan ia akan ditetapkan kepada frekuensi PLL yang sama yang diambil daripada salah satu parameter IP FPGA Intel eSRAM. Merujuk kepada Laporan Quartus Fitter ➤ Pelan Stage ➤ Ringkasan Penggunaan PLL untuk memerhatikan frekuensi eSRAM IOPLL yang dilaksanakan.

Kemas kini IP diperlukan apabila parameter PLL untuk kedua-dua eSRAM adalah berbeza.

 —

eSRAM Intel FPGA IP v19.1.3

Jadual 9. v19.1.3 2019.10.11

Versi Intel Quartus Prime Penerangan Kesan
19.3 Mengemas kini perihalan untuk Kekerapan Jam Rujukan PLL dalam editor parameter IP FPGA Intel eSRAM. —

 eSRAM Intel FPGA IP v18.1

Jadual 10. v18.1 2018.10.03

Versi Intel Quartus Prime Penerangan Kesan
18.1 Mengalih keluar daftar HIPI untuk iopll_lock2core_reg. Anda boleh menaik taraf teras IP anda.

eSRAM Intel FPGA IP v18.0

Jadual 11. v18.0 Mei 2018

Penerangan Kesan
Menamakan semula teras IP eSRAM Asli kepada eSRAM Intel FPGA IP mengikut penjenamaan semula Intel. —
Menambah isyarat antara muka baharu:
  • iopll_lock2core

status kunci eSRAM IOPLL.

 —

Maklumat Berkaitan

  • Pengenalan kepada Teras IP FPGA Intel
  • Panduan Pengguna Memori Terbenam Intel Stratix 10
  • Errata untuk teras IP lain dalam Pangkalan Pengetahuan

 Teras IP eSRAM asli v17.1

Jadual 12. v17.1 November 2017

Penerangan Kesan
Keluaran awal. Teras IP ini hanya tersedia dalam peranti Intel Stratix 10. —

Maklumat Berkaitan

  • Pengenalan kepada Teras IP FPGA Intel
  • Panduan Pengguna Memori Terbenam Intel Stratix 10
  • Errata untuk teras IP lain dalam Pangkalan Pengetahuan

Arkib Panduan Pengguna Memori Terbenam Intel Stratix 10
Untuk versi terkini dan sebelumnya bagi panduan pengguna ini, rujuk kepada Panduan Pengguna Memori Terbenam Intel® Stratix® 10. Jika IP atau versi perisian tidak disenaraikan, panduan pengguna untuk IP atau versi perisian sebelumnya terpakai.

Nota Keluaran IP Intel® FPGA eSRAM

Dokumen / Sumber

intel eSRAM Intel FPGA IP [pdf] Panduan Pengguna
eSRAM Intel FPGA IP, Intel FPGA IP, FPGA IP, IP

Rujukan

Catatan Berkaitan

Tinggalkan komen

Alamat e-mel anda tidak akan diterbitkan. Medan yang diperlukan ditanda *