Pembina DSP untuk FPGA Intel
Maklumat Produk
Produk ini dipanggil DSP Builder untuk Intel FPGA. Ia adalah alat perisian yang membolehkan pengguna mereka bentuk dan melaksanakan algoritma pemprosesan isyarat digital (DSP) pada Intel FPGA. Alat ini menyediakan antara muka grafik yang disepadukan dengan The MathWorks MATLAB dan alat Simulink, membolehkan pengguna mereka bentuk sistem DSP menggunakan pendekatan gambarajah blok. Alat ini mempunyai versi yang berbeza, dengan versi terkini ialah 22.4. Produk ini telah melalui beberapa semakan, dengan setiap semakan memperkenalkan ciri baharu, pembetulan pepijat dan penambahbaikan. Jadual sejarah semakan menyediakan ringkasan perubahan yang dibuat dalam setiap versi. Produk ini mempunyai dua edisi set blok: set blok standard dan set blok lanjutan. Set blok standard tersedia untuk Intel Quartus Prime Edisi Standard, manakala set blok lanjutan tersedia untuk Intel Quartus Prime Pro Edition dan Intel Quartus Prime Standard Edition. Produk ini mempunyai keperluan sistem yang perlu dipenuhi untuk pemasangan dan penggunaan yang betul. Ia memerlukan sekurang-kurangnya satu versi The MathWorks MATLAB dan alat Simulink, dengan sokongan untuk versi 64-bit MATLAB. Versi perisian Intel Quartus Prime harus sepadan dengan versi DSP Builder untuk Intel FPGA yang digunakan. Set blok lanjutan menggunakan jenis titik tetap Simulink untuk semua operasi dan memerlukan versi Simulink Fixed Point berlesen. Intel juga mengesyorkan Kotak Alat Sistem DSP dan Kotak Alat Sistem Komunikasi untuk fungsi tambahan.
Arahan Penggunaan Produk
- Pastikan anda mempunyai versi serasi The MathWorks MATLAB dan alat Simulink dipasang pada stesen kerja anda. Alat ini hanya menyokong versi 64-bit MATLAB.
- Pastikan anda memasang versi perisian Intel Quartus Prime yang sesuai. Versi harus sepadan dengan versi DSP Builder untuk Intel FPGA yang anda gunakan.
- Lancarkan DSP Builder untuk Intel FPGA dan buka antara muka grafik.
- Reka bentuk sistem DSP anda menggunakan pendekatan gambarajah blok yang disediakan oleh alat. Gunakan blok dan ciri yang tersedia untuk membina algoritma yang anda inginkan.
- Ambil advantage daripada jenis titik tetap Simulink untuk semua operasi dalam reka bentuk anda. Pastikan anda mempunyai lesen yang diperlukan untuk Simulink Fixed Point.
- Jika anda memerlukan kefungsian tambahan, pertimbangkan untuk menggunakan Kotak Alat Sistem DSP dan Kotak Alat Sistem Komunikasi, yang disyorkan oleh Intel.
- Setelah reka bentuk anda selesai, anda boleh menjana yang diperlukan files untuk pengaturcaraan Intel FPGA.
Dengan mengikuti arahan penggunaan ini, anda akan dapat mereka bentuk dan melaksanakan algoritma DSP dengan berkesan pada FPGA Intel menggunakan DSP Builder untuk FPGA Intel.
Nota Keluaran DSP Builder untuk Intel® FPGAs
Maklumat Berkaitan
- Pangkalan Pengetahuan
- Pemasangan dan Pelesenan Perisian
Erratum
Errata ialah kecacatan atau ralat fungsi, yang boleh menyebabkan produk menyimpang daripada spesifikasi yang diterbitkan. Isu dokumentasi termasuk ralat, penerangan yang tidak jelas atau peninggalan daripada spesifikasi semasa yang diterbitkan atau dokumen produk.
Untuk maklumat penuh tentang kesilapan dan versi yang terjejas oleh kesilapan, rujuk halaman Pangkalan Pengetahuan Intel® webtapak.
Maklumat Berkaitan
Pangkalan Pengetahuan
DSP Builder untuk Sejarah Penyemakan Blok Terperinci Intel FPGAs
| Versi | tarikh | Penerangan |
| 22.4 | 2022.12.12 | Reka Bentuk Enjin Gandaan Matriks Ditambah Cthample. |
| 22.3 | 2022.09.30 | • Prestasi yang bertambah baik:
— DSP Builder kini menggunakan blok FP DSP untuk FP16 dan Bfloat16, dibundarkan dengan betul, Tambah, Sub or AddSub pada peranti Intel Agilex — Menyediakan akses kepada seni bina berat DSP dan DSP ringan untuk log eksponen dan semula jadi dalam set blok DSP Builder. — penggunaan logik FP FFT yang dipertingkatkan untuk dua format FP ketepatan lebih rendah: FP16 dan FP19. • Penyepaduan yang lebih baik bagi reka bentuk DSP Builder dengan IP lain dalam Pereka Platform. — DSP Builder tidak membuka gulungan tetapi menyimpan bersama-sama vektor isyarat kompleks (pilihan) sebagai entiti konduit tunggal. — Anda juga boleh menetapkan peranan tersuai kepada saluran. DSP Builder secara automatik memperuntukkan berbilang konduit dengan nama unik dengan memberi awalan antara muka dengan nama model DSP Builder. • Menambah baik konfigurasi lalai bagi FFT blok untuk meminimumkan ralat apabila menukar parameter FFT. • Pilihan yang disediakan untuk menetapkan semula keadaan dalaman FIR blok semasa tetapan semula hangat. • Menambah perpustakaan yang mengandungi blok Simulink yang DSP Builder reka bentuk sokongan. |
| 22.2 | 2022.03.30 | Kiraan lelaran dalaman dikurangkan dalam CORDIC blok untuk mengurangkan penggunaan sumber dan meningkatkan ketepatan. |
| bersambung… | ||
| Versi | tarikh | Penerangan |
| 22.1 | 2022.06.30 | • Menambahkan pelaporan kependaman pada GPIO blok (serupa dengan pelaporan kependaman pada Saluran IO
blok). • Menambah hibrid belakang ke belakang VFFT blok, yang menyokong penstriman data berterusan apabila saiz FFT berubah tanpa perlu mengepam saluran paip FFT. • Menambah sokongan untuk Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX dalam DSP Builder Advanced Pro. Anda mesti menyusun RTL yang dijana dengan edisi Intel Quartus Std. • Memperluas mekanisme kawalan akses baca kepada SharedMems blok • Memperbaik pembungkusan blok DSP dengan menukar Tambah, Sub, dan Banyak kepada dinamik AddSub blok |
| 21.4 | 2021.12.30 | Ditambah AXI4StreamReceiver dan AXI4StreamTransmitter kepada Penstriman perpustakaan |
| 21.3 | 2021.09.30 | • Menambah Perpustakaan DFT dengan DFT, ReorderBlock, dan ReorderAndRescale blok
• Menambah sokongan untuk peranti Cyclone V • Menambah kawalan akses baca nasihat (RA) pada blok memori DSP Builder • Menambah set blok FFT belakang-ke-belakang yang dipermudahkan • Menambah keupayaan untuk memasang DSP Builder kendiri tanpa memerlukan pemasangan Intel Quartus Prime yang serasi dengan versi |
| 21.1 | 2021.06.30 | • Ditambah Mesin Negeri Terhad blok dan reka bentuk example.
• Sokongan tambahan untuk versi MATLAB: R2020b |
| 20.1 | 2020.04.13 | Pemilih peranti dialih keluar masuk Parameter Peranti panel. |
| 2019.09.01 | Sokongan tambahan untuk peranti Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Menambah sokongan untuk dua jenis floating-point baharu float16_m7 (bfloat) dan float19_m10.
• Menambah ciri kependaman bergantung. • Menambah pelaporan peringkat isian penimbal FIFO. |
| 18.1 | 2018.09.17 | • Menambah import HDL.
• Menambah model perisian C++. |
| 18.0 | 2018.05.08 | • Menambah sokongan untuk pengecilan semula automatik reka bentuk DSP Builder. Pengecilan set semula menentukan set daftar minimum dalam reka bentuk yang memerlukan penetapan semula, sambil mengekalkan kefungsian reka bentuk yang betul. Mengurangkan bilangan daftar yang DSP Builder set semula mungkin memberikan kualiti hasil yang lebih baik iaitu kawasan yang dikurangkan dan peningkatan Fmax.
• Menambah sokongan untuk medan bit pada SharedMem blok. Medan ini menyediakan kefungsian analog kepada sokongan medan bit sedia ada dalam RegField dan RegOut blok. • Menambahkan sokongan beta untuk import HDL, yang menggabungkan reka bentuk boleh sintesis VHDL atau Verilog HDL ke dalam reka bentuk DSP Builder. Anda kemudiannya boleh mensimulasikan reka bentuk yang diimport dengan komponen DSP Builder Simulink. Import HDL termasuk antara muka pengguna yang minimum, tetapi memerlukan beberapa persediaan manual. Untuk menggunakan ciri ini, anda memerlukan lesen untuk alat Pengesah HDL MathWorks. |
| 17.1 | 2017.11.06 | • Menambah super-sampreka bentuk NCO example.
• Menambah sokongan untuk peranti Intel Cyclone® 10 dan Intel Stratix® 10. • Mengalih keluar contoh Isyarat blok. • Pilihan WYSIWYG dipadamkan dihidupkan Maklumat Sintesis blok. |
| 17.0 | 2017.05.05 | • Dijenamakan semula sebagai Intel
• Ditamatkan Isyarat blok • Menambah reka bentuk Gaussian dan Penjana Nombor Rawak examples • Menambahkan super saiz berubah-ubahampmengetuai reka bentuk FFT example • Ditambah HibridVFFT blok • Ditambah GeneralVTwiddle dan GeneralMultVTwiddle blok |
| 16.1 | 2016.11.10 | • Menambahkan 4-saluran 2-antena DUC dan DDC untuk reka bentuk rujukan LTE
• Menambah blok BFU_simple • Mencipta edisi Standard dan Pro. Pro menyokong peranti Arria 10; Standard menyokong semua keluarga lain. • Menamatkan penggunaan Isyarat blok • Menambah fungsi untuk menetapkan tetapan antara muka Avalon-MM dalam menu DSP Builder |
| bersambung… | ||
| Versi | tarikh | Penerangan |
| 16.0 | 2016.05.02 | • Perpustakaan disusun semula
• Hasil lipatan yang dipertingkatkan pada MAX 10 peranti • Menambah reka bentuk baharu examples: — Penjana Nombor Rawak Gaussian — DUC_4C4T4R dan DDC_4C4T4R LTE digital-up dan down-penukaran • Menambah strategi pemangkasan FFT baharu: prune_to_widths() |
| 15.1 | 2015.11.11 | • Ditamatkan Jalankan Quartus II dan Jalankan Modelsim blok
• Menambah sokongan lintasan jam • Menambah penapis FIR yang boleh dikonfigurasikan semula • Antara muka bas yang dipertingkatkan: — Pemeriksaan dan pelaporan ralat yang lebih baik — Peningkatan ketepatan simulasi — Pelaksanaan logik hamba bas yang lebih baik — Persimpangan jam yang lebih baik • Menukar beberapa antara muka Avalon-MM • Menambah blok baharu: — Tangkap Nilai — Fanout — jeda — Vectorfanout • Menambah IIR: titik tetap kadar penuh dan IIR: tunjuk cara titik terapung kadar penuh • Menambah reka bentuk rujukan modem hantar dan terima |
| 15.0 | Mei 2015 | • Menambah sokongan untuk keluaran SystemVerilog
• Menambah pustaka kenangan luaran • Ditambah Memori Luaran blok • Ditambah baharu Benarkan tulis pada kedua-dua port parameter untuk DualMem blok • Menukar parameter dihidupkan AvalonMMSlaveSettings blok |
| 14.1 | Disember 2014 | • Menambah sokongan untuk Arria 10 blok titik terapung keras
• BusStimulus dan BusStimulus DitambahFileBlok pembaca kepada reka bentuk daftar dipetakan memori example. • Menambah blok AvalonMMSlaveSettings dan DSP Builder > Avalon Interfaces > Avalon-MM slave pilihan menu • Mengalih keluar parameter bas daripada blok Kawalan dan Isyarat • Mengalih keluar reka bentuk berikut cthamples: — Penukar Ruang Warna (Lipatan Perkongsian Sumber) — Menginterpolasi Penapis FIR dengan Pekali Kemas Kini — Penapis FIR Primitif (Lipatan Perkongsian Sumber) — Single-Stage Penapis IIR (Lipatan Perkongsian Sumber) - Tiga-stage Penapis IIR (Lipatan Perkongsian Sumber) • Menambah sokongan sistem-dalam-gelung • Menambah blok baharu: — Pengelas titik terapung — Darab titik terapung terkumpul — Menambah fungsi hipotenus pada blok matematik • Menambah reka bentuk examples: — Penukar ruang warna - FIR kompleks — CORDIC daripada Blok Primitif - Pengurangan faktor puncak - Melipat FIR — Penapis Perpuluhan Kadar Integer Boleh Ubah — Isihan vektor – berurutan dan berulang |
| bersambung… | ||
| Versi | tarikh | Penerangan |
| • Reka bentuk rujukan tambahan:
- Pengurangan faktor puncak — Direct RF dengan Synthesizable Testbench — Penapis Perpuluhan Dinamik — Penapis Perpuluhan Boleh Dikonfigurasikan Semula — Penapis Perpuluhan Kadar Integer Boleh Ubah • Mengalih keluar folder perkongsian sumber • Folder ALU dikemas kini |
||
| 14.0 | Jun 2014 | • Menambah sokongan untuk MAX 10 FPGA.
• Mengalih keluar sokongan untuk peranti Cyclone III dan Stratix III • Diperbaiki DSP Builder Run ModelSim pilihan, yang kini membolehkan anda menjalankan ModelSim untuk reka bentuk peringkat atas atau submodul individu • Menukar penjanaan HDL ke dalam direktori peringkat peranti (di bawah direktori sasaran RTL yang ditentukan) dan bukannya dalam hierarki direktori • Menambah isyarat baca pada antara muka bas • Menambah port jelas pada FIFO • 13 blok FFT ditamatkan • Menambah reka bentuk baharu examples: — Antara Muka Avalon-ST (Penimbal FIFO Input dan Output) dengan Tekanan Belakang — Antara Muka Avalon-ST (Penimbal FIFO Output) dengan Tekanan Belakang — Fungsi matematik mata tetap — Punca kuasa dua pecahan menggunakan CORDIC - Normalizer — FFT selari — FFT Titik Terapung Selari — Punca kuasa dua menggunakan CORDIC — FFT/iFFT boleh tukar — FFT Titik Tetap Saiz Boleh Ubah — FFT Titik Tetap Saiz Boleh Ubah tanpa Blok BitReverseCoreC — Titik Tetap Saiz Boleh Ubah iFFT — Titik Tetap Saiz Boleh Ubah iFFT tanpa Blok BitReverseCoreC — FFT Titik Terapung Saiz Boleh Ubah — FFT Titik Terapung Saiz Boleh Ubah tanpa Blok BitReverseCoreC — Titik Terapung Saiz Boleh Ubah iFFT — Titik Terapung Saiz Boleh Ubah iFFT tanpa Blok BitReverseCoreC • Menambah blok baharu: - Kelewatan Berlabuh — Talian Lengah Didayakan — Kelewatan Maklum Balas Didayakan — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P dan FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X dan FFT64X — FFT2, FFT4, VFFT2 dan VFFT4 — General Multitwiddle dan General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — FFT Hibrid (Hybrid_FFT) — FFT Berpaip Selari (PFFT_Pipe) - Bersedia |
| 13.1 | November 2013 | • Mengalih keluar sokongan untuk peranti berikut:
— Arria GX - Siklon II — HardCopy II, HardCopy III dan HardCopy IV — Stratix, Stratix II, Stratix GX dan Stratix II GX • Aliran lipatan ALU yang dipertingkatkan • Menambah fungsi baharu pada blok Matematik. |
| bersambung… | ||
| Versi | tarikh | Penerangan |
| • Menambahkan pilihan blok Simulink fi pada blok Const, DualMem dan LUT
• Menambah reka bentuk baharu examples: — FFT masa nyata ketepatan pembolehubah — Menginterpolasi Penapis FIR dengan pekali pengemaskinian — Pembentuk pancaran kelewatan masa • Menambah blok baharu: - Kelewatan Berlabuh - Polinomial - TwiddleAngle — TwiddleROM dan TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | Mei 2013 | • Mengemas kini blok peranti dengan menu Pemilih Peranti baharu.
• Menambah blok ModelPrim baharu: - Const Mult - Bahagikan — MinMax - Meniadakan - Produk Skalar • Menambah sembilan blok FFT baharu • Menambah sepuluh demonstrasi FFT baharu |
| 12.1 | November 2012 | • Menambah ciri lipatan ALU
• Menambahkan pilihan titik terapung ketepatan yang dipertingkatkan • Menambah blok ModelPrim baharu berikut: — AddSub — AddSubFused — CmpCtrl - Matematik — Maksimum dan Minimum — MinMaxCtrl - Bulat - Trig • Menambah blok FFT baharu berikut: — Pengesan Tepi (EdgeDetect) — Pembahagi Nadi (PulseDivider) — Pengganda Nadi (PulseMultiplier) — Bit-Reverse FFT dengan Output Asli (FFT_BR_Natural) • Menambah reka bentuk FIR baharu berikutamples: - Super-samppenapis FIR yang memusnahkan - Super-samppenapis FIR pecahan • Menambah kedudukan, kelajuan dan kawalan arus untuk motor AC (dengan lipatan ALU) cthample |
Maklumat Berkaitan
Buku Panduan Set Blok Terperinci DSP Builder
Keperluan Sistem
- DSP Builder untuk Intel FPGAs disepadukan dengan alatan MathWorks MATLAB dan Simulink serta dengan perisian Intel Quartus® Prime.
- Pastikan sekurang-kurangnya satu versi alat MATLAB dan Simulink MathWorks tersedia pada stesen kerja anda sebelum anda memasang DSP Builder untuk Intel FPGA. Anda harus menggunakan versi perisian Intel Quartus Prime dan DSP Builder yang sama untuk Intel FPGA. DSP Builder untuk Intel FPGA hanya menyokong versi 64-bit MATLAB.
- Daripada v18.0, DSP Builder untuk set blok lanjutan Intel FPGA tersedia untuk Intel Quartus Prime Pro Edition dan Intel Quartus Prime Standard Edition. DSP Builder untuk set blok standard Intel FPGAs hanya tersedia untuk Intel Quartus Prime Standard Edition.
Jadual 2. Pembina DSP untuk Ketergantungan MATLAB Intel FPGAs
| Versi | Versi Disokong MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Edisi Standard | Intel Quartus Prime Edisi Pro | ||
| 22.4 | Tidak tersedia | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Tidak tersedia | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Tidak tersedia | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Tidak tersedia | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Tidak tersedia | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Tidak tersedia | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Tidak tersedia | R2019a R2018b R2018a R2017b | |
| bersambung… | |||
| Versi | Versi Disokong MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Edisi Standard | Intel Quartus Prime Edisi Pro | ||
| R2017a R2016b | |||
| 19.1 | Tidak disokong | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Nota:
DSP Builder untuk set blok lanjutan Intel FPGAs menggunakan jenis titik tetap Simulink untuk semua operasi dan memerlukan versi berlesen Simulink Fixed Point. Intel juga mengesyorkan Kotak Alat Sistem DSP dan Kotak Alat Sistem Komunikasi, yang beberapa reka bentuk contohnyaampkurang guna.
Maklumat Berkaitan
Pemasangan dan Pelesenan Perisian Intel.
Nota Keluaran DSP Builder untuk Intel® FPGAs 9
Dokumen / Sumber
 |
intel DSP Builder untuk Intel FPGA [pdf] Panduan Pengguna DSP Builder untuk Intel FPGAs, Builder untuk Intel FPGAs, Intel FPGAs, FPGAs |