Nota Keluaran IP 25G Ethernet Intel® FPGA
Panduan Pengguna
Nota Keluaran IP Intel FPGA Ethernet 25G (Peranti Intel Agilex)
Versi Intel® FPGA IP sepadan dengan versi perisian Intel Quartus® Prime Design Suite sehingga v19.1. Bermula dalam perisian Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP mempunyai skema versi baharu.
Nombor Intel FPGA IP version (XYZ) boleh berubah dengan setiap versi perisian Intel Quartus Prime. Perubahan dalam:
- X menunjukkan semakan utama IP. Jika anda mengemas kini perisian Intel Quartus Prime, anda mesti menjana semula IP.
- Y menunjukkan IP termasuk ciri baharu. Jana semula IP anda untuk memasukkan ciri baharu ini.
- Z menunjukkan IP termasuk perubahan kecil. Jana semula IP anda untuk memasukkan perubahan ini.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
Jadual 1. v1.0.0 2022.09.26
| Versi Intel Quartus Prime | Penerangan | Kesan |
| 22.3 | Sokongan tambahan untuk keluarga peranti Intel Agilex™ F-tile. • Hanya kadar kelajuan 25G disokong. • 1588 Precision Time Protocol tidak disokong. |
— |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO
9001:2015
Berdaftar
Nota Keluaran IP Intel FPGA Ethernet 25G (Peranti Intel Stratix 10)
Jika nota keluaran tidak tersedia untuk versi IP tertentu, IP tidak mempunyai perubahan dalam versi tersebut. Untuk maklumat tentang keluaran kemas kini IP sehingga v18.1, rujuk Nota Keluaran Kemas Kini Intel Quartus Prime Design Suite.
Versi Intel FPGA IP sepadan dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Bermula dalam perisian Intel Quartus Prime Design Suite versi 19.2, Intel
IP FPGA mempunyai skema versi baharu.
Nombor Intel FPGA IP version (XYZ) boleh berubah dengan setiap versi perisian Intel Quartus Prime. Perubahan dalam:
- X menunjukkan semakan utama IP. Jika anda mengemas kini perisian Intel Quartus Prime, anda mesti menjana semula IP.
- Y menunjukkan IP termasuk ciri baharu. Jana semula IP anda untuk memasukkan ciri baharu ini.
- Z menunjukkan IP termasuk perubahan kecil. Jana semula IP anda untuk memasukkan perubahan ini.
Maklumat Berkaitan
- Nota Keluaran Kemas Kini Intel Quartus Prime Design Suite
- Arkib Panduan Pengguna IP 25G Ethernet Intel Stratix®10 FPGA
- 25G Ethernet Intel Stratix® 10 FPGA IP Reka Bentuk Example Arkib Panduan Pengguna
- Errata untuk 25G Ethernet Intel FPGA IP dalam Pangkalan Pengetahuan
2.1. 25G Ethernet Intel FPGA IP v19.4.1
Jadual 2. v19.4.1 2020.12.14
| Versi Intel Quartus Prime | Penerangan | Kesan |
| 20.4 | Kemas kini pemeriksaan panjang pada bingkai VLAN: • Dalam versi sebelumnya 25G Ethernet Intel FPGA IP, ralat bingkai bersaiz besar ditegaskan apabila syarat berikut dipenuhi: 1. VLAN a. Pengesanan VLAN didayakan. b. IP menghantar/menerima bingkai dengan panjang berjumlah maksimum TX/RX panjang bingkai ditambah 1 hingga 4 oktet. 2. SVLAN a. Pengesanan SVLAN didayakan. b. IP menghantar/menerima bingkai dengan panjang berjumlah maksimum TX/RX panjang bingkai ditambah 1 hingga 8 oktet. • Dalam versi ini, IP dikemas kini untuk membetulkan tingkah laku ini. |
— |
| Mengemas kini akses antara muka dipetakan memori Avalon® ke antara muka status_* untuk mengelakkan tamat masa dipetakan memori Avalon semasa membaca ke alamat yang tidak wujud: • Dalam versi 25G Ethernet Intel FPGA IP sebelumnya, antara muka dipetakan memori Avalon membaca ke alamat yang tidak wujud pada antara muka status_* akan menegaskan status_waitrequest sehingga permintaan master peta memori Avalon tamat. Isu ini kini telah dibetulkan untuk tidak menahan permintaan menunggu apabila alamat yang tidak wujud diakses. |
— | |
| Varian yang didayakan RS-FEC kini menyokong daya pemprosesan 100%. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
Jadual 3. v19.4.0 2019.12.16
| Versi Intel Quartus Prime | Penerangan | Kesan |
| 19.4 | perubahan tingkah laku rx_am_lock: • Dalam versi sebelumnya 25G Ethernet Intel FPGA IP, isyarat rx_am_lock berkelakuan sama seperti rx_block_lock merentas semua varian. • Dalam versi ini, untuk varian IP yang didayakan RSFEC, rx_am_lock kini menegaskan apabila kunci penjajaran dicapai. Untuk varian yang tidak didayakan RSFEC, rx_am_lock masih berkelakuan sama seperti rx_block_lock. |
Isyarat antara muka, rx_am_lock, berkelakuan berbeza daripada versi sebelumnya untuk varian yang didayakan RSFEC. |
| Kemas kini RX MAC Start of Packet: • Dalam versi sebelumnya, RX MAC hanya menyemak aksara MULA untuk menentukan permulaan paket. • Dalam versi ini, RX MAC kini menyemak paket masuk untuk Start of Frame Delimiter (SFD), sebagai tambahan kepada aksara START secara lalai. • Jika mod laluan masuk mukadimah didayakan, MAC hanya menyemak aksara START untuk membenarkan mukadimah tersuai. |
— | |
| Menambah daftar baharu untuk membolehkan semakan mukadimah: • Dalam daftar RX MAC, daftar pada offset 0x50A [4] boleh ditulis kepada 1 untuk membolehkan semakan mukadimah. Daftar ini adalah "tidak peduli" apabila mukadimah lulus didayakan. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
Jadual 4. v19.3.0 2019.09.30
| Versi Intel Quartus Prime | Penerangan | Kesan |
| 19.3 | Untuk varian MAC+PCS+PMA, nama modul pembalut transceiver kini dijana secara dinamik. Ini menghalang perlanggaran modul yang tidak diingini jika berbilang contoh IP digunakan dalam sistem. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
Jadual 5. v19.2.0 2019.07.01
| Versi Intel Quartus Prime | Penerangan | Kesan |
| 19.2 | Reka Bentuk Cthample untuk 25G Ethernet Intel FPGA IP: • Mengemas kini pilihan kit pembangunan sasaran untuk peranti Intel Stratix® 10 daripada Kit Pembangunan Integriti Isyarat Transceiver Intel Stratix 10 L-Tile GX kepada Intel Stratix 10 10 GX Signal Integrity L-Tile (Pengeluaran) Kit Pembangunan. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
Jadual 6. v19.1 April 2019
| Penerangan | Kesan |
| Menambahkan ciri baharu—Mod penyesuaian untuk Penyesuaian RX PMA: • Menambah parameter baharu—Dayakan pencetus penyesuaian automatik untuk mod RX PMA CTLE/DFE. |
Perubahan ini adalah pilihan. Jika anda tidak menaik taraf teras IP anda, ia tidak mempunyai ciri baharu ini. |
| Menamakan semula parameter Dayakan Altera Debug Master Endpoint (ADME) kepada Enable Native PHY Debug Master Endpoint (NPDME) mengikut penjenamaan semula Intel dalam perisian Intel Quartus Prime Pro Edition. Perisian Intel Quartus Prime Standard Edition masih menggunakan Enable Altera Debug Master Endpoint (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
Jadual 7. Versi 18.1 September 2018
| Penerangan | Kesan |
| Menambah ciri baharu—PMA elektif: • Menambah parameter baharu—Varian Teras. |
Perubahan ini adalah pilihan. Jika anda tidak menaik taraf teras IP anda, ia tidak mempunyai ciri baharu ini. |
| • Menambah isyarat baharu untuk Antara Muka Protokol Masa Ketepatan 1588—latency_sclk. | |
| Reka Bentuk Cthample untuk 25G Ethernet Intel FPGA IP: Menamakan semula pilihan kit pembangunan sasaran untuk peranti Intel Stratix 10 daripada Kit Pembangunan FPGA Stratix 10 GX kepada Kit Pembangunan Integriti Isyarat Transceiver Stratix 10 L-Tile GX. |
— |
Maklumat Berkaitan
- Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA
- 25G Ethernet Intel Stratix 10 FPGA IP Reka Bentuk Example Panduan Pengguna
- Errata untuk teras IP Ethernet 25G dalam Pangkalan Pengetahuan
2.7. 25G Ethernet Intel FPGA IP v18.0
Jadual 8. Versi 18.0 Mei 2018
| Penerangan | Kesan |
| Keluaran awal untuk peranti Intel Stratix 10. | — |
2.8. Arkib Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA
Versi IP adalah sama dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, teras IP mempunyai skema versi IP baharu.
Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.
| Versi Intel Quartus Prime | Versi Teras IP | Panduan Pengguna |
| 20.3 | 19.4.0 | Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA |
| 20.1 | 19.4.0 | Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA |
| 19.4 | 19.4.0 | Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA |
| 19.3 | 19.3.0 | Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA |
| 19.2 | 19.2.0 | Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA |
| 19.1 | 19.1 | Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA |
| 18.1 | 18.1 | Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA |
| 18.0 | 18.0 | Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Reka Bentuk Example Arkib Panduan Pengguna
Versi IP adalah sama dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, teras IP mempunyai skema versi IP baharu.
Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.
| Versi Intel Quartus Prime | Versi Teras IP | Panduan Pengguna |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Reka Bentuk Example Panduan Pengguna |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Reka Bentuk Example Panduan Pengguna |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Reka Bentuk Example Panduan Pengguna |
Nota Keluaran IP Intel FPGA Ethernet 25G (Peranti Intel Arria 10)
Jika nota keluaran tidak tersedia untuk versi IP tertentu, IP tidak mempunyai perubahan dalam versi tersebut. Untuk maklumat tentang keluaran kemas kini IP sehingga v18.1, rujuk Nota Keluaran Kemas Kini Intel Quartus Prime Design Suite.
Versi Intel FPGA IP sepadan dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Bermula dalam perisian Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP mempunyai skema versi baharu.
Nombor Intel FPGA IP version (XYZ) boleh berubah dengan setiap versi perisian Intel Quartus Prime. Perubahan dalam:
- X menunjukkan semakan utama IP. Jika anda mengemas kini perisian Intel Quartus Prime, anda mesti menjana semula IP.
- Y menunjukkan IP termasuk ciri baharu. Jana semula IP anda untuk memasukkan ciri baharu ini.
- Z menunjukkan IP termasuk perubahan kecil. Jana semula IP anda untuk memasukkan perubahan ini.
Maklumat Berkaitan
- Nota Keluaran Kemas Kini Intel Quartus Prime Design Suite
- Panduan Pengguna IP 25G Ethernet Intel Arria® 10 FPGA
- 25G Ethernet Intel Arria® 10 FPGA IP Reka Bentuk Example Panduan Pengguna
- Errata untuk 25G Ethernet Intel FPGA IP dalam Pangkalan Pengetahuan
3.1. 25G Ethernet Intel FPGA IP v19.4.1
Jadual 9. v19.4.1 2020.12.14
| Intel Quartus Versi Perdana | Penerangan | Kesan |
| 20.4 | Kemas kini pemeriksaan panjang pada bingkai VLAN: • Dalam versi sebelumnya 25G Ethernet Intel FPGA IP, ralat bingkai bersaiz besar ditegaskan apabila syarat berikut dipenuhi: 1. VLAN a. Pengesanan VLAN didayakan. b. IP menghantar/menerima bingkai dengan panjang berjumlah maksimum TX/RX panjang bingkai ditambah 1 hingga 4 oktet. 2. SVLAN a. Pengesanan SVLAN didayakan. b. IP menghantar/menerima bingkai dengan panjang berjumlah maksimum TX/RX panjang bingkai ditambah 1 hingga 8 oktet. • Dalam versi ini, IP dikemas kini untuk membetulkan tingkah laku ini. |
— |
| Mengemas kini akses antara muka dipetakan memori Avalon ke antara muka status_* untuk mengelakkan tamat masa dipetakan memori Avalon semasa membaca ke alamat yang tidak wujud: • IP dikemas kini untuk membatalkan permintaan menunggu apabila alamat yang tidak wujud diakses pada antara muka status_*. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
Jadual 10. v19.4.0 2019.12.16
| Versi Intel Quartus Prime | Penerangan | Kesan |
| 19.4 | perubahan tingkah laku rx_am_lock: • Dalam versi sebelumnya 25G Ethernet Intel FPGA IP, isyarat rx_am_lock berkelakuan sama seperti rx_block_lock merentas semua varian. • Dalam versi ini, untuk varian IP yang didayakan RSFEC, rx_am_lock kini menegaskan apabila kunci penjajaran dicapai. Untuk varian yang tidak didayakan RSFEC, rx_am_lock masih berkelakuan sama seperti rx_block_lock. |
Isyarat antara muka, rx_am_lock, berkelakuan berbeza daripada versi sebelumnya untuk varian yang didayakan RSFEC. |
| Kemas kini RX MAC Start of Packet: • Dalam versi sebelumnya, RX MAC hanya menyemak aksara MULA untuk menentukan permulaan paket. • Dalam versi ini, RX MAC kini menyemak paket masuk untuk Start of Frame Delimiter (SFD), sebagai tambahan kepada aksara START secara lalai. • Jika mod laluan masuk mukadimah didayakan, MAC hanya menyemak aksara START untuk membenarkan mukadimah tersuai. |
— | |
| Menambah daftar baharu untuk membolehkan semakan mukadimah: • Dalam daftar RX MAC, daftar pada offset 0x50A [4] boleh ditulis kepada 1 untuk membolehkan semakan mukadimah. Daftar ini adalah "tidak peduli" apabila mukadimah lulus didayakan. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
Jadual 11. v19.1 April 2019
| Penerangan | Kesan |
| Menamakan semula parameter Dayakan Altera Debug Master Endpoint (ADME) kepada Enable Native PHY Debug Master Endpoint (NPDME) mengikut penjenamaan semula Intel dalam perisian Intel Quartus Prime Pro Edition. Perisian Intel Quartus Prime Standard Edition masih menggunakan Enable Altera Debug Master Endpoint (ADME). | — |
3.4. Teras IP Ethernet 25G v17.0
Jadual 12. Versi 17.0 Mei 2017
| Penerangan | Kesan |
| Menambahkan ciri bayang-bayang untuk membaca daftar statistik. • Dalam daftar statistik TX, gantikan daftar CLEAR_TX_STATS pada offset 0x845 dengan daftar CNTR_TX_CONFIG baharu. Daftar baharu menambah permintaan bayangan dan bit jelas ralat pariti pada bit yang mengosongkan semua daftar statistik TX. Menambahkan daftar CNTR_RX_STATUS baharu pada offset 0x846, yang termasuk bit ralat pariti dan bit status untuk permintaan bayang-bayang. • Dalam daftar statistik RX, gantikan daftar CLEAR_RX_STATS pada offset 0x945 dengan daftar CNTR_RX_CONFIG baharu. Daftar baharu menambah permintaan bayangan dan bit jelas ralat pariti pada bit yang mengosongkan semua daftar statistik TX. Menambahkan daftar CNTR_TX_STATUS baharu pada offset 0x946, termasuk bit pariti-ralat dan bit status untuk permintaan bayang-bayang. |
Ciri baharu ini menyokong kebolehpercayaan yang lebih baik dalam bacaan kaunter statistik. Untuk membaca pembilang statistik, mula-mula tetapkan bit permintaan bayangan untuk set daftar tersebut (RX atau TX), dan kemudian baca daripada petikan daftar. Nilai baca berhenti meningkat semasa ciri bayang sedang berkuat kuasa, tetapi pembilang asas terus meningkat. Selepas anda menetapkan semula permintaan, kaunter menyambung semula nilai terkumpulnya. Di samping itu, medan daftar baharu termasuk status ralat pariti dan bit jelas. |
| Format penanda penjajaran RS-FEC diubah suai untuk mematuhi Klausa 108 IEEE 802.3by yang telah dimuktamadkan sekarang spesifikasi. Sebelum ini ciri RS-FEC mematuhi Jadual Konsortium 25G/50G 3, sebelum IEEE pemuktamadkan spesifikasi. |
RX RS-FEC kini mengesan dan mengunci kedua-dua penanda penjajaran lama dan baharu, tetapi TX RS-FEC hanya menjana format penanda penjajaran IEEE baharu. |
Maklumat Berkaitan
- Panduan Pengguna Teras IP Ethernet 25G
- Errata untuk teras IP Ethernet 25G dalam Pangkalan Pengetahuan
3.5. Teras IP Ethernet 25G v16.1
Jadual 13. Versi 16.1 Oktober 2016
| Penerangan | Kesan |
| Keluaran awal dalam Perpustakaan IP FPGA Intel. | — |
Maklumat Berkaitan
- Panduan Pengguna Teras IP Ethernet 25G
- Errata untuk teras IP Ethernet 25G dalam Pangkalan Pengetahuan
3.6. Arkib Panduan Pengguna IP 25G Ethernet Intel Arria® 10 FPGA
Versi IP adalah sama dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, teras IP mempunyai skema versi IP baharu.
Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.
| Versi Intel Quartus Prime | Versi IP | Panduan Pengguna |
| 20.3 | 19.4.0 | Panduan Pengguna IP 25G Ethernet Intel Arria® 10 FPGA |
| 19.4 | 19.4.0 | Panduan Pengguna IP 25G Ethernet Intel Arria 10 FPGA |
| 17.0 | 17.0 | Panduan Pengguna IP 25G Ethernet Intel Arria 10 FPGA |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Reka Bentuk Example Pengguna Arkib Panduan
Versi IP adalah sama dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, teras IP mempunyai skema versi IP baharu.
Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.
| Versi Intel Quartus Prime | Versi Teras IP | Panduan Pengguna |
| 16.1 | 16.1 | Reka Bentuk Ethernet 25G Cthample Panduan Pengguna |
Nota Keluaran IP 25G Ethernet Intel® FPGA
Versi Dalam Talian
Hantar Maklum Balas
ID: 683067
Versi: 2022.09.26
Dokumen / Sumber
 |
intel 25G Ethernet Intel FPGA IP [pdf] Panduan Pengguna 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |