kandungan bersembunyi
1 Manual Pengguna Sistem Selari Data 9R1 Alpha
1.1 pengenalan
1.1.1 Ciri-ciri Utama
1.2 Keperluan Bekalan Kuasa Input Utama
1.3 Pemasangan dan Power Up
1.4 JTAG Antara muka
1.5 Semasa / Voltage Pemantauan
1.6 Bekalan Kuasa Dijana Atas Papan
1.7 I/O Panel Depan
1.8 I/O Panel Belakang
1.9 Pinout QSFP
1.10 Dimensi
1.11 Kod Pesanan
1.12 Sejarah Semakan
2 Dokumen / Sumber
2.1 Rujukan

Manual Pengguna Sistem Selari Data 9R1 Alpha

Logo Data Alpha

Manual Pengguna ADS-STANDALONE/9R1 

Semakan Dokumen: 1.2 

10/05/2023

© 2023 Hak Cipta Alpha Data Parallel Systems Ltd. 

Semua hak terpelihara. 

Penerbitan ini dilindungi oleh Undang-undang Hak Cipta, dengan semua hak terpelihara. Tiada bahagian daripada penerbitan ini boleh diterbitkan semula, dalam sebarang bentuk atau bentuk, tanpa kebenaran bertulis terlebih dahulu daripada Alpha Data Parallel Systems Ltd. 

Ibu Pejabat
Alamat: Suite L4A, 160 Dundee Street, Edinburgh, EH11 1DQ, UK
Telefon: +44 131 558 2600
Faks: +44 131 558 2700
e-mel: sales@alpha-data.com
webtapak: http://www.alpha-data.com

Pejabat AS
10822 West Toller Drive, Suite 250 Littleton, CO 80127
(303) 954 8768
(866) 820 9956 – bebas tol
sales@alpha-data.com
http://www.alpha-data.com

Semua tanda dagangan adalah hak milik pemilik masing-masing.

pengenalan

ADS-STANDALONE/9R1 ialah kandang RFSoC yang berdiri sendiri yang menyediakan saluran analog 16-RF, Ethernet, RS232 Serial COM, USB dan QSFP IO. Saluran RF boleh berjalan sehingga 10GSPS (DAC) dan 5 GSPS(ADC)

ADS-STANDALONE/9R1 menggunakan satu bekalan kuasa input 15V-30V. Pengawal mikro monitor sistem on-board menyediakan voltage/pemantauan semasa bekalan kuasa yang dijana, serta menyediakan keupayaan untuk menghidupkan/mematikan bekalan melalui antara muka mikro USB. USB ke JTAG litar juga disediakan, memberikan akses kepada JTAG rantai tanpa memerlukan J luaranTAG kotak.

Ciri-ciri Utama

Ciri-ciri Utama 

  • Xilinx RFSoC FPGA dengan blok PS yang terdiri daripada:
    • ARM Cortex-A53 empat teras, ARM Cortex-R5 dua teras, GPU Mali-400
    • 1 bank DDR4-2400 SDRAM 2GB
    • Dua memori Quad SPI Flash, 512Mb setiap satu
    • USB
    • Port COM bersiri RS232
    • Gigabit Ethernet
  • Blok Logik Boleh Aturcara (PL) yang terdiri daripada:
    • 4 pautan HSSIO kepada penyambung QSFP
    • 2 bank DDR4-2400 SDRAM, 1GB setiap bank
  • RF Sampblok ling yang terdiri daripada:
    • 8 12-bit 4/5GSPS RF-ADC
    • 8 RF-DAC 14-bit 6.5/10GSPS
    • 8 FEC keputusan lembut (ZU28DR/ZU48DR sahaja)
    • Input Skala Penuh (100MHz/ZU27DR): 5.0dBm
    • Output Skala Penuh (Mod 100MHz/20mA/ZU27DR): -4.5dBm
    • Output Skala Penuh (Mod 100MHz/32mA/ZU48DR): 1.15dBm
  • Antara Muka IO Panel Depan dengan:
    • 8 isyarat ADC tamat tunggal HF
    • 8 isyarat DAC tamat tunggal HF
    • Input jam rujukan untuk RF sampblok ling
    • Output jam rujukan daripada RF sampblok ling
    • 2 GPIO digital

Rajah 1

Rajah 1 : ADS-STANDALONE/9R1 

Manual Pengguna ADMC-XMC-STANDALONE: https://www.alpha-data.com/xml/user_manuals/adc-xmc-standalone%20user%20manual.pdf

Manual Pengguna ADM-XRC-9R1: https://www.alpha-data.com/xml/user_manuals/adm-xrc-9r1%20user%20manual.pdf

Reka Bentuk Rujukan ADM-XRC-9R1: https://www.alpha-data.com/resource/admxrc9r1

Keperluan Bekalan Kuasa Input Utama

Jumlah keperluan kuasa akan berbeza-beza bergantung pada reka bentuk FPGA tertentu. Bekalan 60W berkemungkinan lebih daripada mencukupi untuk kebanyakan reka bentuk FPGA sebelum had haba peranti dan heatsink menjadi faktor pengehad. Alpha-Data boleh menyediakan hamparan penganggar bekalan kuasa untuk menganggarkan jumlah keperluan kuasa untuk reka bentuk FPGA tertentu. Seorang bekasampLentur kuasa yang serasi ialah nombor bahagian RS PRO 175-3290: https://uk.rs-online.com/web/p/ac-dc-adapters/1753290

Keperluan Bekalan

Jadual 1 : Cadangan Spesifikasi Bekalan Input

Pemasangan dan Power Up

  1. Sambungkan kabel bersiri ke port bersiri dan sambungkan hujung yang satu lagi ke penukar USB-ke-siri.
  2. Buka terminal bersiri dengan pada 115200 baud, 8 bit data, 1 bit hentian.
  3. Hidupkan suis kuasa, dan PS akan mula boot dari kad SD dalaman.
  4. Setelah boot log masuk dengan nama pengguna "root" dan kata laluan "root"
  5. Untuk menjalankan RF exampreka bentuk, gunakan arahan "boardtest-9r1"

jumpa bekasamppanduan pengguna reka bentuk untuk butiran tentang pengendalian aplikasi boardtest-9r1

JTAG Antara muka

USB ke JTAG litar disediakan, memberikan akses kepada XMC JTAG antara muka tanpa memerlukan kotak pengaturcaraan luaran (cth Xilinx Platform Cable II). USB ke JTAG penukar serasi dengan Vivado, dan akan muncul dalam pengurus perkakasan sebagai peranti Digilent. J 14-pinTAG pengepala juga tersedia, dengan pemultipleks on-board untuk bertukar antara pengepala 14-pin atau USB ke JTAG penukar. Pemultipleks memilih USB ke JTAG litar apabila kabel USB mikro dipasang.

Semasa / Voltage Pemantauan

ADS-STANDALONE/9R1 menyediakan fungsi deria semasa pada bekalan dalaman 12V dan gabungan 3V3. Nilai ini boleh dilaporkan melalui antara muka mikro-USB, menggunakan utiliti alpha-data "avr2util".

Avr2util untuk Windows dan pemacu USB yang berkaitan boleh dimuat turun di sini:

https://support.alpha-data.com/pub/firmware/utilities/windows/

Avr2util untuk Linux boleh dimuat turun di sini:

https://support.alpha-data.com/pub/firmware/utilities/linux/

Gunakan "avr2util.exe /?" untuk melihat semua pilihan.

Untuk examp"avr2util.exe /usbcom \\.\com4 display-sensors" akan memaparkan semua nilai sensor.

Ambil perhatian bahawa 'com4' digunakan di sini sebagai bekasample, dan harus ditukar supaya sepadan dengan nombor port com yang diberikan di bawah pengurus peranti windows

Bekalan Kuasa Dijana Atas Papan

ADS-STANDALONE/9R1 menjana bekalan 3V3/3V3_AUX/12V0/-12V0 yang diperlukan oleh tapak XMC daripada satu bekalan input 15V-30V. Setiap bekalan mempunyai spesifikasi berikut:

Jadual 2

Jadual 2 : Bekalan Kuasa ADS-STANDALONE/9R1 

[1] Rel 3V3_DIG dan 3V3_AUX dijana daripada bekalan yang sama, jadi arus maksimum ialah gabungan 3V3_AUX + 3V3_DIG. Pemantauan semasa juga mengukur arus gabungan. [2] Rel 3V3_AUX ialah bekalan kuasa tambahan 3.3V sentiasa hidup daripada input 15V-30V.

Penggunaan semasa 3V3_DIG/3V3_AUX/12V0_DIG bagi reka bentuk tertentu boleh dianggarkan menggunakan hamparan anggaran kuasa. Kenalan support@alpha-data.com untuk akses kepada hamparan.

I/O Panel Depan

Antara muka panel hadapan terdiri daripada penyambung berkelajuan tinggi 20 hala. Penyambung ini Menyokong input dan output jam rujukan luaran, dua pin GPIO, 8 isyarat DAC dan 8 isyarat ADC. Nombor bahagian penyambung ialah Nicomatic CMM342D000F51-0020-240002.

Jadual 3

Jadual 3 : Isyarat I/O panel hadapan

Rajah 2

Rajah 2 : Pinout Panel Hadapan

I/O Panel Belakang

Antara muka panel belakang terdiri daripada Kuasa, USB, Ethernet, QSFP, RS-232 UART, 14-pin JTAG dan penyambung USB mikro.

Rajah 3

Rajah 3 : Pinout Panel Belakang 

Rajah 4

Rajah 4 : RS-232 Pinout 

Pinout QSFP

Sangkar QSFP disambungkan ke bank FPGA 129.

Jadual 4

Jadual 4 : ADM-XRC-9R1 pcb semakan 3+ pinout untuk J16 

Dimensi

Dimensi

Jadual 5 : dimensi ADS-STANDALONE/9R1 

Kod Pesanan

ADS-STANDALONE/X/T 

Jadual 6

Jadual 6 : Kod Pesanan ADC-XMC-STANDALONE 

Sejarah Semakan

Sejarah Semakan

Alamat: Suite L4A, 160 Dundee Street,
Edinburgh, EH11 1DQ, UK
Telefon: +44 131 558 2600
Faks: +44 131 558 2700
e-mel: sales@alpha-data.com
webtapak: http://www.alpha-data.com

Alamat: 10822 West Toller Drive, Suite 250
Littleton, CO 80127
Telefon: (303) 954 8768
Faks: (866) 820 9956 – bebas tol
e-mel: sales@alpha-data.com
webtapak: http://www.alpha-data.com

Dokumen / Sumber

DATA ALPHA 9R1 Sistem Selari Data Alpha [pdf] Manual Pengguna
Sistem Selari Data Alpha 9R1, 9R1, Sistem Selari Data Alpha, Sistem Selari Data, Sistem Selari, Sistem

Rujukan

Tinggalkan komen

Alamat e-mel anda tidak akan diterbitkan. Medan yang diperlukan ditanda *