Pengawal Mikro Cortex-M0 Plus
Helo, dan selamat datang ke persembahan teras ARM® Cortex®-M0+ ini yang dibenamkan dalam semua produk keluarga mikropengawal STM32U0.
Pemproses Cortex-M0+ berakhirview
- Seni bina ARMv6-M
- Seni bina Von Neuman, 2-stage saluran paip
- Seni bina isu tunggal
- Darab dalam 1 kitaran
- Unit Perlindungan Memori (MPU)
- Port I/O kitaran tunggal
| Reka bentuk kuasa ultra rendah Kod yang sangat padat | |
| Penggunaan kuasa yang rendah dan kecekapan tenaga yang tinggi | Kecuali arahan kawalan dan cawangan dan pautan, semua arahan adalah 16 bit panjang |
Teras Cortex®-M0+ ialah sebahagian daripada kumpulan ARM Cortex-M teras RISC 32-bit. Ia melaksanakan seni bina ARMv6-M dan mempunyai 2-stage saluran paip.
Cortex®-M0+ mempunyai port induk AHB-Lite yang unik, tetapi menyokong pengambilan arahan serentak dan akses data apabila akses data menyasarkan julat alamat Fast I/O Port.
Keserasian pemproses Cortex-M
Seni bina yang lancar merentas semua aplikasi
Mikropengawal STM32U0 menyepadukan teras ARM® Cortex®-M0+ untuk mendapat manfaat daripada nisbah prestasi yang tiada tandingan bagi setiap miliwatt.
Semua CPU Cortex®-M mempunyai seni bina 32-bit.
Cortex®-M3 ialah CPU Cortex®-M pertama yang dikeluarkan oleh ARM.
Kemudian ARM memutuskan untuk membezakan dua barisan produk: prestasi tinggi dan kuasa rendah, sambil mengekalkan keserasian antara mereka.
Cortex®-M0+ tergolong dalam barisan produk berkuasa rendah. Ia direka untuk peranti berkuasa bateri, sangat sensitif kepada penggunaan kuasa.
Seni bina teras berakhirview
Teras Cortex®-M0+ memberikan lebih prestasi daripada teras Cortex®-M0 berkat 2-stage saluran paip arahan.
Mari kita mulakan penerangan tentang CPU oleh teras pemproses yang bertanggungjawab mengambil dan melaksanakan arahan.
ARM Cortex-M0+ → 2-stage saluran paip
Kebanyakan arahan V6-M adalah 16 bit panjang. Terdapat hanya enam arahan 32-bit dan kebanyakannya adalah arahan kawalan, jarang digunakan. Walau bagaimanapun, arahan cawangan dan pautan, yang digunakan untuk memanggil sub-program juga adalah 32 bit panjang, untuk menyokong offset yang besar antara arahan ini dan label yang menunjuk kepada arahan seterusnya yang akan dilaksanakan.
Sebaik-baiknya satu akses 32-bit memuatkan dua arahan 16-bit, yang mengakibatkan kurang pengambilan setiap arahan.
Semasa jam nombor 2, tiada pengambilan arahan berlaku. Port AHB Lite tersedia untuk melaksanakan akses data apabila arahan N ialah arahan muat/simpan.
Prestasi cawangan
Teras Cortex®-M0+
• Maksimum dua arahan bayang-bayang cawangan 16-bit
Pada cawangan tertentu, lebih sedikit arahan yang telah diambil akan dibazirkan (terima kasih kepada 2-stage saluran paip).
Dalam jam nombor 1, pemproses mengambil Inst0 dan arahan cawangan tanpa syarat.
Dalam jam nombor 2, ia melaksanakan Instr0.
Dalam jam nombor 3, ia melaksanakan arahan cawangan sambil mengambil dua arahan berurutan seterusnya Inst1 dan Inst2 dipanggil arahan bayangan cawangan.
Dalam jam nombor 4, pemproses membuang Inst1 dan Inst2 dan mengambil InstrN dan InstN+1.
Korteks-M0, M3 dan M4 melaksanakan 3-stage talian paip: Ambil, Nyahkod dan Laksanakan. Bilangan arahan bayangan cawangan lebih besar: sehingga empat arahan 16-bit.
Seni bina teras berakhirview
Cortex®-M0+ tidak mempunyai cache terbenam mahupun RAM dalaman. Akibatnya, sebarang transaksi pengambilan arahan dihalakan ke antara muka AHB-Lite dan sebarang capaian data dikemudikan sama ada ke antara muka AHB-Lite atau port I/O Kitaran Tunggal.
Ambil perhatian bahawa STM32U0 melaksanakan cache arahan peringkat SoC, luaran kepada CPU, yang terletak dalam pengawal denyar terbenam.
Port induk AHB-Lite disambungkan kepada matriks bas, membolehkan CPU mengakses memori dan peranti peranti. Memandangkan urus niaga disalurkan pada AHB-Lite, daya pemprosesan terbaik ialah 32 bit data atau arahan setiap jam, dengan kependaman minimum 2 jam.
Cortex®-M0+ juga menampilkan Port I/O Kitaran Tunggal, membolehkan CPU mengakses data dengan kependaman 1 jam. Logik penyahkod luaran menentukan julat alamat di mana akses data dihalakan ke port ini.
Dalam STM32U0, Port I/O Kitaran Tunggal tidak digunakan untuk mengakses daftar port GPIO. Port GPIO dipetakan kepada AHB sebaliknya, membenarkan untuk diakses oleh DMA.
Unit perlindungan memori
- Tetapan atribut MPU mentakrifkan kebenaran akses
- 8 kawasan ingatan bebas
- Bolehkah melaksanakan kod?
- Boleh tulis data?
- Akses mod tanpa hak?
MPU dalam mikropengawal STM32U0 menawarkan sokongan untuk lapan kawasan memori bebas, dengan atribut boleh dikonfigurasikan bebas untuk:
- kebenaran akses: dibenarkan atau tidak baca/tulis dalam mod istimewa/tidak istimewa,
- kebenaran pelaksanaan: wilayah boleh laku atau wilayah yang dilarang untuk pengambilan arahan.
Rujukan
- Untuk butiran lanjut, sila rujuk dokumentasi berikut:
- Manual pengaturcaraan pemproses Siri STM32G0 Cortex®-M0+ (PM0223)
- Menguruskan unit perlindungan memori (MPU) dalam STM32 MCU (AN4838)
- LENGAN webtapak di pautan berikut:
- http://www.arm.com/products/processors/cortex-m/cortex-m0+-processor.php
Untuk butiran lanjut, sila rujuk nota aplikasi ini dan manual pengaturcaraan Cortex®-M0+ yang tersedia di www.st.com webtapak.
Juga melawat ARM webtapak di mana anda akan menemui lebih banyak maklumat tentang teras Cortex®-M0+.
terima kasih
© STMicroelectronics – Hak cipta terpelihara.
Logo ST ialah tanda dagangan atau tanda dagangan berdaftar STMicroelectronics International NV atau sekutunya di EU dan/atau negara lain.
Untuk maklumat tambahan tentang tanda dagangan ST, sila rujuk www.st.com/trademarks
Semua nama produk atau perkhidmatan lain adalah hak milik pemiliknya masing-masing.
Dokumen / Sumber
 |
Pengawal Mikro ST Cortex-M0 Plus [pdf] Manual Arahan Cortex-M0, Cortex-M23, Cortex-M33-M35P, Cortex-M55, Cortex-M85, Pengawal Mikro Cortex-M0 Plus, Cortex-M0 Plus, Pengawal Mikro |