Intel E-Series 5 GTS Transceiver
Spesifikasi
- Nama Produk: Antara Muka Dual Simplex GTS Transceiver
- Nombor Model: 825853
- Tarikh Tayangan: 2025.01.24
Maklumat Produk
Transceiver GTS dalam Agilex 5 FPGA menyokong pelbagai pelaksanaan protokol simplex. Dalam mod simplex, saluran GTS adalah satu arah, meninggalkan pemancar atau penerima yang tidak digunakan. Dengan menggunakan mod dwi simpleks, anda boleh menggunakan saluran yang tidak digunakan untuk melaksanakan protokol simpleks bebas yang lain.
pengenalan
Panduan pengguna ini menerangkan kaedah untuk melaksanakan mod dwi simplex (DS) dalam transceiver Agilex™ 5 GTS.
Mod dwi simplex merujuk kepada mod pengendalian saluran transceiver GTS di mana anda boleh meletakkan pemancar bebas dan penerima bebas dalam saluran transceiver yang sama, dengan itu memaksimumkan penggunaan sumber transceiver dalam FPGA Agilex 5. Panduan pengguna menerangkan:
- IP protokol simpleks yang disokong dalam mod dwi simplex
- Cara merancang untuk antara muka dwi simpleks sebelum memulakan reka bentuk anda
- Bagaimana untuk melaksanakan aliran reka bentuk dwi simpleks
Anda boleh melaksanakan mod dwi simpleks dalam perisian Quartus® Prime Pro Edition versi 24.2 dan seterusnya.
Maklumat Berkaitan
- Panduan Pengguna GTS Transceiver PHY
- Panduan Pengguna IP FPGA Intel GTS SDI II
- GTS SDI II Intel FPGA IP Design Example Panduan Pengguna
- Panduan Pengguna IP FPGA Intel HDMI GTS
- GTS HDMI Intel FPGA IP Reka Bentuk Example Panduan Pengguna
- Panduan Pengguna IP FPGA GTS DisplayPort PHY Altera
- Panduan Pengguna IP FPGA Intel GTS JESD204C
- GTS JESD204C Intel FPGA IP Design Example Panduan Pengguna
- Panduan Pengguna IP FPGA Intel GTS JESD204B
- GTS JESD204B Intel FPGA IP Design Example Panduan Pengguna
- Panduan Pengguna IP Intel FPGA GTS Serial Lite IV
- GTS Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna
- Panduan Pengguna Edisi Quartus Prime Pro: Kompilasi Reka Bentuk
© Altera Corporation. Altera, logo Altera, logo 'a' dan tanda Altera lain ialah tanda dagangan Altera Corporation. Altera dan Intel menjamin prestasi produk FPGA dan semikonduktornya kepada spesifikasi semasa mengikut waranti standard Altera atau Intel sebagaimana yang berkenaan, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Altera dan Intel tidak bertanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara nyata untuk ditulis oleh Altera atau Intel. Pelanggan Altera dan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Berakhirview
Transceiver GTS dalam Agilex 5 FPGA menyokong pelbagai pelaksanaan protokol simplex. Dalam mod simplex, saluran GTS adalah satu arah dan meninggalkan pemancar atau penerima yang tidak digunakan. Menggunakan mod dwi simpleks, anda boleh menggunakan saluran pemancar atau penerima yang tidak digunakan untuk melaksanakan protokol simpleks bebas yang lain seperti yang ditunjukkan dalam rajah berikut.
Mod dwi simpleks (DS) menyokong gabungan berikut protokol simpleks IP(1).
Jadual 1. Gabungan IP Protokol yang Disokong untuk Mod Dual Simplex
| IP penerima | IP pemancar | |||||
| SDI | HDMI | DisplayPort | SerialLite IV | JESD204C | JESD204B | |
| SDI | ya | ya | ya | Tidak | Tidak | Tidak |
| HDMI | ya | ya | ya | Tidak | Tidak | Tidak |
| DisplayPort | ya | ya | ya | Tidak | Tidak | Tidak |
| SerialLite IV | Tidak | Tidak | Tidak | ya | Ya(2) | Ya(2) |
| JESD204C | Tidak | Tidak | Tidak | Ya(2) | ya | Ya(2) |
| JESD204B | Tidak | Tidak | Tidak | Ya(2) | Ya(2) | ya |
Mod DS boleh dilaksanakan dalam perisian Quartus Prime Pro Edition dengan menjana IP DS berdasarkan IP protokol simplex, dan menggunakan IP DS untuk reka bentuk RTL seperti yang diserlahkan dalam rajah berikut. IP DS yang dijana terdiri daripada IP simpleks individu yang anda ingin gandingkan dalam mod DS dan gunakan dalam reka bentuk anda.
- Mod DS hanya disokong untuk protokol simplex yang ditentukan, dan bukan untuk mod TX/RX tersuai dengan GTS PMA/FEC Direct PHY Intel FPGA IP (kecuali apabila parameter peraturan konfigurasi PMA ditetapkan kepada SDI atau HDMI).
- Gabungan dalam mod DS ini tidak disokong dalam keluaran semasa perisian Quartus Prime Pro Edition.
- Sebarang pengubahsuaian atau kemas kini versi kepada IP protokol simplex yang anda gunakan dalam aliran DS memerlukan IP DS untuk dijana semula.
- Jika anda tidak memerlukan mod DS, langkah ini tidak berkenaan.
- Jika anda tidak memerlukan mod DS, sambungkan IP simplex terus dalam reka bentuk anda.
- Anda boleh mensimulasikan IP DS selepas Analisis dan Penghuraian.
Memahami dan Merancang Antara Muka Dual Simplex
Sebelum memulakan dengan pelaksanaan mod DS anda, tentukan dan rancang IP simplex (pemancar dan penerima) yang anda mahu letakkan dalam saluran transceiver yang sama. Jika IP simpleks dalam reka bentuk anda tidak perlu diletakkan dalam saluran transceiver yang sama, aliran mod DS yang diterangkan dalam dokumen ini tidak berkenaan dan anda boleh meneruskan untuk menyepadukan IP simpleks terus ke dalam reka bentuk RTL anda.
Terdapat dua kumpulan IP protokol yang boleh menyokong mod DS:
- SDI, HDMI dan DisplayPort
- SerialLite IV, JESD204C dan JESD204B
- Setelah menentukan IP protokol yang disokong untuk mod DS, rancang cara IP simpleks anda digandingkan (pemancar dan penerima dalam saluran yang sama) merentas saluran yang digunakan. Pada ketika ini, perancangan adalah berdasarkan penempatan saluran logik untuk menubuhkan Kumpulan DS yang boleh anda gunakan kemudian untuk penjanaan IP DS. Anda boleh melaksanakan tugasan peletakan pin fizikal selepas penjanaan IP stage.
- Ex berikutampini menggambarkan cara merancang pasangan IP simplex dalam mod DS untuk menubuhkan Kumpulan DS. Kumpulan DS ditakrifkan sebagai satu set IP simpleks yang mempunyai sekurang-kurangnya satu saluran dalam mod DS.
Example 1: Satu Pemancar SDI Digandingkan Dengan Satu Penerima SDI
Dalam bekas iniampOleh itu, satu pemancar SDI dipasangkan dengan satu penerima SDI untuk membentuk kumpulan DS seperti yang ditunjukkan dalam rajah berikut.
Example 2: Satu Pemancar HDMI Digandingkan Dengan Satu Penerima HDMI
Dalam bekas iniampOleh itu, satu pemancar HDMI dipasangkan dengan satu penerima HDMI untuk membentuk kumpulan DS seperti yang ditunjukkan dalam rajah berikut. Anda boleh meletakkan penerima HDMI dalam saluran 0-2 atau saluran 1-3.
Example 3: Satu Pemancar HDMI Digandingkan Dengan Dua Penerima SDI dan Pemancar SDI
Dalam bekas iniampOleh itu, satu pemancar HDMI dipasangkan dengan dua penerima SDI untuk membentuk kumpulan DS bersama-sama dengan satu pemancar SDI yang tidak berpasangan seperti yang ditunjukkan dalam rajah berikut. Anda boleh meletakkan kedua-dua penerima SDI secara logik di lokasi yang berbeza dengan syarat ia berpasangan dengan saluran pemancar HDMI. Memandangkan pemancar SDI tidak dipasangkan dengan IP simplex lain, ia bukan sebahagian daripada kumpulan DS (anda tidak boleh memasukkannya ke dalam kumpulan DS) dan tidak memerlukan aliran DS.
Apabila merancang pasangan IP simplex anda untuk mod DS, anda mesti mempertimbangkan perkara berikut:
- Peletakan ikatan TX—walaupun berpasangan adalah berdasarkan peletakan logik, IP pemancar berbilang saluran memerlukan ikatan, dan mesti memenuhi keperluan peletakan saluran fizikal seperti yang diterangkan dalam Penempatan Saluran untuk Konfigurasi Terus PMA untuk Rajah Pengagregatan Lorong Berikat bagi Panduan Pengguna GTS Transceiver PHY.
- Sistem PLL yang sama untuk TX dan RX—simplex IP yang dipasangkan dalam mod DS yang menggunakan mod masa PLL sistem mesti menggunakan PLL Sistem yang sama untuk saluran tersebut. IP Simplex yang menggunakan mod jam PMA hanya boleh dipasangkan dengan IP simplex lain dengan mod jam PMA. Memadankan mod jam PMA dan mod PLL sistem dalam saluran tidak disokong.
- Penggunaan FEC untuk TX dan RX—IP simplex yang dipasangkan dalam mod DS untuk saluran mesti mempunyai tetapan FEC yang sama (sama ada didayakan atau tidak digunakan). Untuk exampOleh itu, jika anda mempunyai GTS SerialLite IV IP TX dengan FEC didayakan, anda hanya boleh memasangkannya dengan GTS SerialLite IV IP RX lain dengan FEC didayakan.
- Akses antara muka dipetakan memori Avalon®—pemancar dan penerima berkongsi satu antara muka dipetakan memori Avalon untuk mengakses setiap saluran. Apabila IP simplex digandingkan dalam mod DS, IP DS yang dijana termasuk penimbang tara antara muka dipetakan memori Avalon yang mengekalkan antara muka pemetaan memori IP pemancar individu dan antara muka antara muka dipetakan memori IP Avalon dan penerima. Ini adalah sama seperti apabila anda tidak menggunakan mod DS.
Melaksanakan Antara Muka Dual Simplex
Bab ini menerangkan pelaksanaan dwi simpleks berdasarkan example 2 dalam bab Memahami dan Merancang Antara Muka Dual Simplex. Pelaksanaan DS menggabungkan protokol HDMI simplex TX dan simplex RX tetapi dengan kadar konfigurasi yang berbeza.
Menjana IP Simplex
Anda mesti membuat dan menjana setiap IP simpleks individu terlebih dahulu secara berasingan dengan mengikuti panduan pengguna khusus IP.
Nota:
- Untuk SDI, anda mesti mencipta IP simplex dengan Parameter Kedua-dua Base dan PHY dipilih untuk pilihan pembalut SDI_II dalam GTS SDI II Intel FPGA IP.
- Untuk HDMI, anda mesti mencipta IP simplex dengan parameter HDMI dan Transceiver dipilih untuk pilihan pembalut HDMI dalam IP FPGA Intel HDMI GTS.
- Untuk DisplayPort, anda mesti mencipta IP simplex menggunakan GTS DisplayPort PHY Altera FPGA IP.
- Untuk JESD204C, anda mesti mencipta IP simplex dengan Kedua-dua Base dan PHY atau parameter PHY Only yang dipilih untuk pilihan pembalut JESD204C dalam GTS JESD204C Intel FPGA IP.
- Untuk JESD204B, anda mesti mencipta IP simplex dengan Kedua-dua Base dan PHY atau parameter PHY Only yang dipilih untuk pilihan pembalut JESD204B dalam IP FPGA Intel GTS JESD204B.
- Untuk Serial Lite IV, anda mesti mencipta IP simplex dengan memilih pilihan Rx atau Tx untuk parameter mod PMA. Untuk RS-FEC, anda mesti mendayakan parameter Dayakan RS-FEC dan juga membolehkan RS-FEC yang didayakan pada IP Simplex Serial Lite IV yang lain diletakkan pada parameter saluran yang sama di bawah anak tetingkap Penggabungan Simplex dalam tab IP.
Untuk menjana IP simplex HDMI, ikuti langkah berikut:
- Cipta HDMI simplex TX IP dan HDMI simplex RX IP dengan memilih parameter HDMI dan Transceiver dan parameter lain yang berkaitan untuk reka bentuk anda menggunakan GTS HDMI Intel FPGA IP.
- Hasilkan IP files untuk IP simplex HDMI dengan mengklik langkah Penjanaan IP dalam Papan Pemuka Kompilasi perisian Quartus Prime Pro Edition seperti yang ditunjukkan dalam rajah berikut.
Setelah penjanaan IP berjaya diselesaikan, langkah Penjanaan IP bertukar hijau dengan tanda semak di sebelahnya seperti yang ditunjukkan dalam rajah berikut. 
Maklumat Berkaitan
- Panduan Pengguna IP FPGA Intel HDMI GTS
- Panduan Pengguna IP FPGA Intel GTS SDI II
- Panduan Pengguna IP FPGA GTS DisplayPort PHY Altera
- Panduan Pengguna IP FPGA Intel GTS JESD204C
- GTS JESD204C Intel FPGA IP Design Example Panduan Pengguna
- Panduan Pengguna IP FPGA Intel GTS JESD204B
- GTS JESD204B Intel FPGA IP Design Example Panduan Pengguna
- Panduan Pengguna IP Intel FPGA GTS Serial Lite IV
- GTS Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna
Menggunakan Editor Tugasan Dual Simplex
Anda boleh menggunakan alat DS Assignment Editor untuk mengatur dan menggambarkan pelaksanaan DS mengikut pengaturan bank dan saluran. Bahagian ini hanya merangkumi langkah-langkah untuk menggunakan alat Editor Tugasan DS khusus untuk pelaksanaan DS yang diterangkan dalam panduan pengguna ini.
Nota:
Rujuk Aliran Penjanaan IP Dual Simplex HSSI dalam Panduan Pengguna Edisi Quartus Prime Pro: Kompilasi Reka Bentuk untuk butiran tambahan.
Untuk menggunakan Editor Tugasan DS untuk menetapkan kumpulan DS dan menyimpan tugasan dwi simpleks, ikut langkah berikut:
- Klik Tugasan > Editor Tugasan Dual Simplex (DS) dalam perisian Quartus Prime Pro Edition. Editor Tugasan DS membuka penyenaraian semua IP dwi simpleks yang disokong dalam reka bentuk anda dalam Senarai IP dan sebarang tugasan DS sedia ada di bawah Kumpulan DS. Dalam bekas iniampOleh itu, tingkap menyenaraikan IP HDMI TX dan HDMI RX yang dijana seperti yang ditunjukkan dalam rajah berikut.
Nota: Editor Tugasan DS hanya memaparkan IP simpleks yang disokong DS.
- Dalam tetingkap DS Assignment Editor, klik kanan contoh hdmi_rx di bawah Senarai IP, dan klik Cipta Contoh Dalam > Kumpulan DS Baharu seperti yang ditunjukkan dalam rajah berikut. Ini mencipta kumpulan DS baharu yang dipanggil DS_GROUP_0 dan menambah contoh hdmi_rx pada anak tetingkap Kumpulan DS.
- Seterusnya, klik kanan contoh hdmi_tx di bawah Senarai IP, dan klik Cipta Contoh Dalam > DS_GROUP_0 seperti yang ditunjukkan dalam rajah berikut. Ini menambah contoh hdmi_tx pada anak tetingkap Kumpulan DS yang dibuat dalam langkah sebelumnya.
- Visualizer dalam anak tetingkap kanan tetingkap DS Assignment Editor memaparkan susunan DS_GROUP_0 seperti yang ditunjukkan dalam rajah berikut. Anak tetingkap kiri bawah memaparkan Kumpulan DS dan menunjukkan bahawa hdmi_rx dijadikan instantiated sebagai
hdmi_rx_inst0 dan hdmi_tx dijadikan sebagai hdmi_tx_inst0. Jika perlu, anda boleh menamakan semula keadaan DS_GROUP_0, hdmi_rx_inst0 dan hdmi_tx_inst0 dengan mengklik dua kali pada sel Nama yang diserlahkan dalam rajah berikut. Selain itu, anda boleh menukar lokasi kejadian dengan mengemas kini tetapan Relative Offset dalam unit saluran. Anda juga boleh secara pilihan mendayakan Mod Loopback kepada mod loopback yang tersedia untuk nyahpepijat.
- Jika reka bentuk anda memerlukan jam input dikongsi antara mod RX simplex dan TX simplex, anda boleh mendayakan ciri Jam Dikongsi dengan memilih setiap IP instantiated dalam anak tetingkap DS_GROUP_0 dan mengklik kotak semak Jam Kongsi seperti yang ditunjukkan dalam rajah berikut. Anda kemudiannya boleh memilih port jam daripada menu lungsur Port IP dan memberikan nama port baharu dalam kotak Port Gabungan.|
Nota: Hanya port jam tertentu tersedia untuk penggabungan yang bergantung pada IP protokol. Anda mesti menyemak dan mengesahkan sama ada anda boleh menggabungkan port jam sebelum anda meneruskan untuk melakukan langkah ini.
- Untuk menyimpan tugasan DS, klik Simpan Tugasan dan kemudian klik OK dalam tetingkap pop timbul.
Apabila anda menyimpan tugasan DS, ia ditambahkan secara automatik pada projek .qsf file seperti yang ditunjukkan dalam rajah berikut. 
Menjana IP Dual Simplex
Bahagian ini menerangkan langkah-langkah untuk menjana kumpulan dwi simpleks (DS_GROUP_0) yang dibuat sebelum ini dalam Editor Tugasan DS.
Untuk menjana IP dwi simpleks dan menyemak laporan, ikut langkah berikut:
- Klik HSSI Dual Simplex IP Generation dalam Papan Pemuka Kompilasi perisian Quartus Prime Pro Edition seperti yang ditunjukkan dalam rajah berikut. Perisian ini mula-mula menjalankan langkah Penjanaan IP dan kemudian menjalankan langkah Penjanaan IP Dual Simplex HSSI.
- Klik ikon Open Compilation Report di sebelah langkah HSSI Dual Simplex IP Generation untuk mengakses DS IP melaporkan bahawa perisian Quartus Prime Pro Edition seperti ditunjukkan dalam rajah berikut. Penjanaan IP DS yang berjaya ditunjukkan dengan tanda semak.
- Review Laporan Tugasan Pengguna (Laporan Editor Tugasan DS) dan Laporan IP Dual Simplex melaporkan bahawa perisian Quartus Prime Pro Edition menjana seperti yang ditunjukkan dalam angka berikut.
Menyambungkan IP Dual Simplex
- Bahagian ini menerangkan langkah-langkah untuk menyambungkan IP dwi simpleks yang dijana sebelum ini kepada reka bentuk anda.
- Reka bentuk memerlukan GTS Reset Sequencer Intel FPGA IP dan GTS System PLL Clock Intel FPGA IP untuk berfungsi dengan betul, oleh itu kedua-dua IP mesti di instantiated dan disambungkan ke DS IP.
Untuk menyambungkan IP dwi simplex, ikuti langkah berikut:
- Perisian Quartus Prime Pro Edition memaparkan IP DS dan IP simpleks dalam anak tetingkap Project Navigator seperti ditunjukkan dalam rajah berikut.
Kepada view modul peringkat atas IP DS, kembangkan DS_GROUP_0.qip file dan klik DS_GROUP_0.sv SystemVerilog file seperti yang ditunjukkan dalam rajah berikut. 
Perisian Quartus Prime Pro Edition menghasilkan antara muka port IP DS dalam DS_GROUP_0.sv SystemVerilog file. DS_GROUP_0.sv yang dijana file mengekalkan semua port sebagai IP simplex dan juga menggabungkan port yang dikaitkan dengan penjujukan semula dan sistem PLL (jika digunakan) seperti yang ditunjukkan dalam rajah berikut. 
- Seterusnya, nyatakan modul IP DS dalam reka bentuk peringkat teratas anda file dan buat sambungan yang diperlukan mengikut keperluan reka bentuk anda seperti yang ditunjukkan dalam rajah berikut.
Mengesahkan Pelaksanaan IP Dual Simplex
Bahagian ini menerangkan langkah-langkah untuk mensintesis dan mengesahkan IP dwi simpleks yang disambungkan sebelum ini dalam reka bentuk anda.
Untuk mensintesis dan mengesahkan IP dwi simplex, ikut langkah berikut:
- Sintesis reka bentuk dengan menjalankan langkah Analisis & Sintesis dalam Papan Pemuka Kompilasi perisian Edisi Quartus Prime Pro. Rajah berikut menunjukkan papan pemuka selepas penyusunan Analisis & Sintesis yang berjaya.
- Anda boleh mengesahkan IP DS dalam simulasi setelah berjaya menyelesaikan Analisis & Sintesis. Rajah berikut menunjukkan seorang bekasampsimulasi lulus IP DS dengan meja ujian HDMI.
Nota: Anda boleh mensimulasikan IP DS selepas Analisis & Penghuraian stage selesai.
- Lakukan peletakan pin untuk reka bentuk. Dalam perisian Quartus Prime Pro Edition, klik Tugasan > Perancang Pin untuk membuka alat perancang pin. Tetapkan pin RX dan TX ke bank yang sama untuk menggabungkan pin TX simpleks dan RX simplex ke saluran fizikal yang sama (untuk example Bank 4C) seperti yang ditunjukkan dalam rajah berikut.
- Jalankan kompilasi penuh pelaksanaan reka bentuk DS seperti yang ditunjukkan dalam rajah berikut.
- Setelah kompilasi berjaya diselesaikan, anda boleh menyemak peletakan pin reka bentuk dengan mengklik langkah Fitter > Plan > Open Compilation Report dalam Papan Pemuka Kompilasi perisian Edisi Quartus Prime Pro seperti yang ditunjukkan dalam rajah berikut.
Anda kemudiannya boleh mengesahkan bahawa perisian Quartus Prime Pro Edition meletakkan pin simplex TX dan simplex RX mengikut tetapan Perancang Pin dan pin berjaya digabungkan dengan menyemak laporan seperti yang ditunjukkan dalam rajah berikut.
Sejarah Semakan Dokumen untuk Panduan Pengguna Antara Muka Dual Simplex GTS Transceiver
| Versi Dokumen | Versi Quartus Prime | Perubahan |
| 2025.01.24 | 24.3.1 | Membuat perubahan berikut:
|
| 2024.10.07 | 24.3 | Membuat perubahan berikut:
|
| 2024.08.19 | 24.2 | Keluaran awal. |
Soalan Lazim
S: Bolehkah saya menggunakan mod TX/RX tersuai dengan GTS PMA/FEC Direct PHY Intel FPGA IP dalam mod DS?
J: Mod DS hanya disokong untuk protokol simplex yang ditentukan dan bukan untuk mod TX/RX tersuai dengan GTS PMA/FEC Direct PHY Intel FPGA IP, kecuali apabila parameter peraturan konfigurasi PMA ditetapkan kepada SDI atau HDMI.
Dokumen / Sumber
 |
Intel E-Series 5 GTS Transceiver [pdf] Panduan Pengguna E-Series, D-Series, E-Series 5 GTS Transceiver, E-Series, 5 GTS Transceiver, GTS Transceiver, Transceiver |