intel AN-963 MAX 10 Hitless

Garis Panduan Pelaksanaan Kemas Kini Peranti Pilihan Ciri Intel® MAX® 10 DD

pengenalan

Peranti Intel® MAX® 10 menawarkan ciri kemas kini tanpa had, yang memberikan anda keupayaan dan fleksibiliti untuk mengawal keadaan pin I/O semasa kemas kini imej denyar dalaman dan konfigurasi semula peranti Intel MAX 10. Kesemua pin I/O boleh kekal stabil tanpa sebarang gangguan sepanjang proses kemas kini tanpa kesan. Ciri ini juga membolehkan peranti Intel MAX 10 berkelakuan sebagai pengawal sistem apabila memantau dan mengawal isyarat kritikal tanpa gangguan.
Peranti Intel MAX 10 dengan pilihan ciri DD menawarkan lanjutan kemas kini tanpa hit dengan J dalamanTAG antara muka, selain menggunakan J luaranTAG pin. Untuk menyokong dalaman JTAG antara muka kemas kini hitless, tingkah laku nSTATUS, nCONFIG, dan kelakuan pin CONF_DONE diubah suai daripada boleh dikawal dan boleh diperhatikan kepada boleh diperhatikan sahaja.
Garis panduan ini membantu anda melaksanakan kemas kini tanpa kesan menggunakan J dalamanTAG antara muka.
Ciri ini hanya disokong oleh peranti Intel MAX 10 dengan pilihan ciri DD. Untuk kemas kini tanpa pukulan menggunakan J luaranTAG pin, rujuk AN 904: Garis Panduan Pelaksanaan Kemas Kini Intel MAX 10 Hitless.

Maklumat Berkaitan

• AN 904: Garis Panduan Pelaksanaan Kemas Kini Intel MAX 10 Hitless
  Menyediakan garis panduan pelaksanaan kemas kini yang tidak berkesan menggunakan J luaranTAG pin.
• Peranti FPGA Intel MAX 10 Selesaiview
  Menyediakan maklumat pesanan peranti Intel MAX 10.

Kemas Kini Hitless menggunakan Internal JTAG Antara muka

Cipta reka bentuk pengguna Intel Quartus® Prime yang membolehkan J dalamanTAG antara muka dengan memasukkan JTAG Atom WYSIWYG. Keempat-empat JTAG isyarat (TCK, TDI, TMS dan TDO) dalam JTAG Atom WYSIWYG perlu dialihkan keluar untuk memastikan J dalamanTAG antara muka peranti Intel MAX 10 berfungsi dengan betul. Sebelum kemas kini tanpa kesan, reka bentuk pengguna mesti terlebih dahulu memprogramkan CFM dengan imej aplikasi melalui fabrik teras FPGA dan memacu semua I/O ke keadaan yang dikehendaki. Konfigurasi semula dicetuskan menggunakan logik pengguna dengan Dwi Konfigurasi Intel FPGA IP.
Maklumat Berkaitan
Kedai Reka Bentuk: Intel MAX 10 JTAG Buka Kunci Selamat

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

Stages Intel MAX 10 Hitless Update menggunakan Internal JTAG Antara muka

Pada tahap yang tinggi, aliran pelaksanaan untuk kemas kini tanpa had Intel MAX 10 menggunakan dalaman
JTAG antara muka boleh dikategorikan kepada lima stages:

• Stage 1: Kemas kini sistem jauh (RSU). Peranti Intel MAX 10 diprogramkan dengan imej RSU dan masukkan mod pengguna. Denyar dalaman peranti Intel MAX 10 (CFM dan UFM) kemudian dikemas kini dari jauh dengan imej aplikasi baharu semasa reka bentuk masih berjalan.
• Stage 2: I/O clamp melalui imbasan sempadan. Keadaan I/O disediakan berdasarkan keadaan I/O masa nyata sampling atau dengan mengalihkan data imbasan sempadan yang telah ditetapkan menggunakan J dalamanTAG antara muka untuk melaksanakan I/O clamp pada keadaan yang dikehendaki. Anda boleh menyimpan daftar reka bentuk kritikal atau nilai mesin keadaan terhingga (FSM) dan nilai keadaan I/O yang dikehendaki ke dalam UFM sebelum melakukan Stagdan 2.
• Stage 3: Konfigurasi dalaman. I/O kekal dalam keadaan yang diingini sementara konfigurasi semula berlaku daripada denyar dalaman ke CRAM.
• Stage 4: Permulaan peranti. Selepas konfigurasi dalaman selesai, I/O dikeluarkan selepas memasuki mod pengguna. Anda boleh memunggah data keadaan I/O, daftar atau nilai FSM yang sebelum ini disimpan dalam memori kilat pengguna, memaksa logik reka bentuk pengguna ke dalam keadaan yang betul untuk mengeluarkan nilai I/O yang diingini sama seperti clampkeadaan, untuk memastikan tiada gangguan kepada sistem.
• Stage 5: Operasi pengguna biasa.

Rajah 1. Stages Intel MAX 10 Hitless Update menggunakan Internal JTAG Antara muka

Dalaman JTAG Aliran Pelaksanaan Kemas Kini Hitless

Untuk melaksanakan JTAG kemas kini tanpa kesan, lakukan langkah berikut pada reka bentuk pengguna:

1. Laksanakan SAMPLE/PRELOAD JTAG arahan menggunakan J dalamanTAG antara muka, beralih dalam keadaan I/O yang dikehendaki atau mengekalkan keadaan I/O sedia ada daripada imbasan sempadan.
2. Laksanakan CLAMP arahan menggunakan J dalamanTAG antara muka.
3. Cetuskan konfigurasi semula menggunakan logik pengguna dengan Dual Configuration Intel FPGA IP.
4. Tunggu untuk permulaan peranti dan konfigurasi dalaman (rujuk Jadual Waktu Konfigurasi Dalaman untuk Peranti Intel (Tidak Dimampatkan .rbf) dan Masa Konfigurasi Dalaman untuk Peranti Intel (Mampat .rbf) dalam Helaian Data Peranti FPGA Intel untuk masa konfigurasi dalaman).
5. Selepas memasuki mod pengguna, anda disyorkan untuk melakukan JTAG TAP RESET untuk melepaskan cl I/Oamp. Secara bergantian, anda boleh melaksanakan arahan BYPASS menggunakan J dalamanTAG antara muka untuk melepaskan I/O clamp.

Maklumat Berkaitan

• Panduan Pengguna Konfigurasi FPGA Intel MAX 10
• Lembaran Data Peranti FPGA Intel MAX 10

Dalaman JTAG Kemas Kini Hitless menggunakan Reka Bentuk Kemas Kini Sistem Jauh Cthample

Anda boleh memanfaatkan penyelesaian kemas kini sistem jauh (RSU) Intel MAX 10 untuk melaksanakan J dalamanTAG kemas kini tanpa kesan. Di atas pada reka bentuk rujukan Intel MAX 10 RSU example, anda dikehendaki menambah logik pengguna yang bersambung ke J dalamanTAG antara muka untuk menyokong kemas kini tanpa pukulan.

Rajah 2. Rajah Blok Reka Bentuk Rujukan Intel MAX 10 RSU dengan Logik Pengguna untuk J DalamanTAG Kemas Kini Tanpa Kesan

Nota: Anda perlu menyediakan logik pengguna anda sendiri untuk kemas kini tanpa kesan.

Aliran reka bentuk yang disyorkan adalah seperti berikut:

1. Kuasakan peranti Intel MAX 10, konfigurasikan peranti dengan reka bentuk kemas kini sistem jauh dan bawa peranti ke mod pengguna.
2. Jalankan Intel MAX 10 RSU untuk mengemas kini imej aplikasi ke CFM1 atau CFM2 menggunakan On Chip Flash Intel FPGA IP.
3. Pandu semua I/O ke keadaan yang dikehendaki.
4. Nios® II harus berinteraksi dengan logik pengguna untuk clamp I/Os sebelum konfigurasi semula. Logik pengguna clamps I/Os menggunakan dalaman JTAG antara muka.
   a. Laksanakan SAMPLE/PRELOAD JTAG arahan untuk menangkap semua keadaan keluaran ke dalam daftar tangkapan rantai imbasan sempadan.
   b. Laksanakan CLAMP arahan kepada clamp semua I/O dalam keadaan semasa mereka.
   c. Nios II membaca status penyiapan daripada logik pengguna, kemudian mencetuskan konfigurasi semula dengan Dwi Konfigurasi Intel FPGA IP.
   d. Tunggu konfigurasi semula selesai.
   e. Selepas memasuki mod pengguna, anda disyorkan untuk melakukan JTAG TAP RESET untuk melepaskan cl I/Oamp. Secara bergantian, anda boleh melaksanakan arahan BYPASS menggunakan J dalamanTAG antara muka untuk melepaskan I/O clamp.
   Nota: JTAG TAP RESET boleh dilakukan dengan meletakkan pengawal port akses ujian (TAP) dalam keadaan set semula dengan memacu pin TDI dan TMS tinggi dan togol pin TCK untuk sekurang-kurangnya 5 kitaran jam sebelum permulaan.
5. Pada ketika ini, imej aplikasi baharu dikemas kini dan I/O bukan clamp. Anda boleh melihat tingkah laku LED reka bentuk Intel MAX 10 RSU yang menunjukkan imej berbeza yang dimuatkan ke dalam peranti.

Maklumat Berkaitan

• AN 741: Naik Taraf Sistem Jauh untuk Peranti Intel MAX 10 FPGA melalui UART dengan Pemproses Nios II
• Panduan Pengguna Konfigurasi FPGA Intel MAX 10
• AN 904: Garis Panduan Pelaksanaan Kemas Kini Intel MAX 10 Hitless
  Menyediakan garis panduan pelaksanaan kemas kini yang tidak berkesan menggunakan J luaranTAG
  pin.

JTAG Arahan

Jadual 1. JTAG Arahan

Nama Arahan	Binari Arahan	Penerangan
SAMPLE/ PRMUAT	00 0000 0101	Membenarkan corak data awal menjadi output pada pin peranti. Membolehkan anda menangkap dan memeriksa syot kilat isyarat pada pin peranti jika peranti beroperasi dalam mod biasa.
TERLALU	00 0000 1111	Memaksa corak ujian pada pin output dan tangkap keputusan ujian pada pin input. Membolehkan anda menguji litar luaran dan sambung peringkat papan.
BYPASS	111111 1111	Meletakkan daftar pintasan 1-bit antara pin TDI dan TDO. Membenarkan data BST melepasi secara serentak melalui peranti sasaran ke peranti bersebelahan semasa operasi peranti biasa.
CLAMP	000000 1010	Meletakkan daftar pintasan 1-bit antara pin TDI dan TDO. Daftar pintasan 1-bit memegang pin I/O kepada keadaan yang ditentukan oleh data dalam daftar imbasan sempadan. Membenarkan data BST melepasi secara serentak melalui peranti sasaran ke peranti bersebelahan jika peranti beroperasi dalam mod biasa.

Maklumat Berkaitan
Intel MAX 10 JTAG Panduan Pengguna Ujian Imbasan Sempadan
Menyediakan rujukan lengkap kepada JTAG arahan yang disokong oleh Intel MAX
10 peranti.

Sejarah Semakan Dokumen untuk AN 963: Garis Panduan Pelaksanaan Kemas Kini Tanpa Putus Intel MAX 10 Menggunakan J DalamanTAG Antara muka

Versi Dokumen	Perubahan
2022.04.21	Menambah CLAMP dalam JTAG Arahan meja.
2022.01.07	Keluaran awal.

Dokumen / Sumber

intel AN-963 MAX 10 Hitless [pdf] Panduan Pengguna MAX 10 Hitless, MAX 10, Hitless, AN-963, 710498, AN-963 MAX 10 Hitless

Rujukan

• Manual Pengguna